[发明专利]具有漏极选择级隔离结构的三维存储器器件及其制造方法

说明书

本发明提供了在衬底上方形成的层堆叠体，所述层堆叠体包括绝缘层和牺牲材料层的交替堆叠体。在形成存储器堆叠结构之后，穿过所述层堆叠体形成背侧沟槽。所述牺牲材料层被导电层替换。在形成所述导电层之后，通过所述堆叠体的漏极选择级形成漏极选择级电介质隔离结构。所述漏极选择级电介质隔离结构横向分开导电层的部分，所述导电层的部分用作所述存储器堆叠结构的漏极选择级栅极电极。

相关申请

本申请要求提交于2016年8月23日的美国非临时专利申请序列号15/244,428的优先权的权益，该申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及采用漏极选择级隔离结构的三维存储器器件及其制造方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36(“具有堆叠环绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器”，国际电子器件会议期刊(2001年)第33-36期)的文章中公开。

发明内容

根据本公开的一个方面，形成三维存储器器件的方法包括：在衬底上方形成层堆叠体，其中层堆叠体包括绝缘层和牺牲材料层的交替堆叠体；通过交替堆叠体形成存储器堆叠结构；通过交替堆叠体形成背侧沟槽；通过相对于绝缘层选择性地移除牺牲材料层形成背侧凹陷部；在背侧凹陷部中形成导电层；并且在形成导电层之后在三维存储器器件的漏极选择级中形成电介质隔离结构。

根据本公开的另一个方面，三维存储器器件包括：绝缘层和导电层的交替堆叠体，其位于衬底上方；存储器堆叠结构，其延伸穿过该交替堆叠体，其中存储器堆叠结构中的每个包括存储器薄膜和竖直半导体沟道，竖直半导体沟道接触存储器薄膜的内侧壁；和电介质隔离结构，其延伸穿过交替堆叠体内的层的第一子集，第一子集小于整个交替堆叠体。交替堆叠体内的层的第一子集位于交替堆叠体的上部中，并且层的第一子集内的每个导电层包括三维存储器器件的漏极选择栅极，其物理接触电介质隔离结构的侧壁。

根据本公开的另一个方面，三维存储器器件包括：位于衬底上方的绝缘层和第一导电层的交替堆叠体，位于交替堆叠体上方并且包括金属-半导体合金材料的至少一个第二导电层，该金属-半导体合金材料具有不同于第一导电层内的任何材料的不同成分；存储器堆叠结构，其延伸穿过交替堆叠体以及至少一个第二导电层，其中存储器堆叠结构中的每个包括存储器薄膜和竖直半导体沟道，竖直半导体沟道接触存储器薄膜的内侧壁；和电介质隔离结构，其位于第一导电层上方，并且接触至少一个第二导电层的至少最顶层的侧壁。

附图说明

图1为根据本公开的第一实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的第一示例性结构的示意性竖直剖面图。

图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的第一示例性结构的示意性竖直剖面图。

图3为根据本公开的第一实施方案的在形成阶梯式台面和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。

图4A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。

图4B为图4A的第一示例性结构的俯视图。竖直平面A-A’为图4A的示意性竖直剖面图的平面。

图5A至图5H为根据本公开的第一实施方案的在用于形成存储器堆叠结构的各种处理步骤期间的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。