[发明专利]用于加载多个数据元素的处理器、方法、系统和指令

权利要求书

1.一种处理器，包括：

多个紧缩数据寄存器；

解码单元，用于对指令解码，所述指令用于指示多个紧缩数据寄存器中用于存储源紧缩存储器地址信息的紧缩数据寄存器，所述源紧缩存储器地址信息包括多个存储器地址信息数据元素；以及

执行单元，与所述解码单元和所述多个紧缩数据寄存器耦合，所述执行单元响应于所述指令而用于：

从各自都与所述多个存储器地址信息数据元素中的不同存储器地址信息数据元素对应的多个存储器地址加载多个数据元素；以及

将被加载的所述多个数据元素存储在目的地存储位置中，其中，所述目的地存储位置不包括所述多个紧缩数据寄存器中的寄存器。

2.如权利要求1所述的处理器，进一步包括高速缓存，并且其中，所述执行单元响应于所述指令而用于非时效性地加载所述多个数据元素，非时效性地加载所述多个数据元素包括：不将被加载的所述数据元素存储在与从中加载所述多个数据元素的多个存储器地址对应的任何高速缓存行中。

3.如权利要求1所述的处理器，其中，所述解码单元用于对用于指示与所述目的地存储位置对应的目的地存储器地址信息的指令进行解码。

4.如权利要求1所述的处理器，进一步包括高速缓存，并且其中，所述执行单元响应于所述指令而用于将被加载的所述多个数据元素存储在作为所述高速缓存中的高速缓存行的目的地存储位置中。

5.如权利要求4所述的处理器，进一步包括第一级(L1)高速缓存，其中，所述解码单元用于对用于隐式地指示所述高速缓存的指令进行解码，并且其中，所述高速缓存不是所述L1高速缓存。

6.如权利要求4所述的处理器，其中，所述解码单元用于对具有用于显式地指定所述高速缓存的字段的指令进行解码。

7.如权利要求4所述的处理器，其中，所述执行单元响应于所述指令而用于将所述高速缓存行配置为是不能读取且不能驱逐的，直到所述多个数据元素已被加载。

8.如权利要求1所述的处理器，其中，所述执行单元响应于所述指令而用于将被加载的所述多个数据元素存储在作为存储器中的存储器位置的目的地存储位置中。

9.如权利要求1至8中的任一项所述的处理器，其中，所述执行单元响应于所述指令而用于从存储器加载所述多个数据元素中的每个数据元素作为单独的数据元素而不加载任何附加的相邻数据元素。

10.如权利要求1至8中的任一项所述的处理器，进一步包括并发加载操作分派单元，所述并发加载操作分派单元用于并发地为所述多个数据元素中的至少两个数据元素分派至少两个加载操作。

11.如权利要求10所述的处理器，其中，所述处理器包括多个核，其中，所述并发加载操作分派单元与所述多个核中的第一核对应，并且所述处理器进一步包括用于所述多个核中的每个核的不同的并发加载操作分派单元。

12.如权利要求1至8中的任一项所述的处理器，进一步包括区块化的转换后备缓冲器(TLB)，所述区块化的TLB具有多个TLB区块，所述多个TLB区块用于并发地将多个逻辑地址转换为多个物理地址。

13.如权利要求12所述的处理器，其中，所述多个TLB中的每个TLB用于被映射到逻辑地址的不同集合。

14.如权利要求1至8中的任一项所述的处理器，进一步包括：

存储队列，用于对操作排队；以及

扩展存储队列，用于对包括不与所述指令对应的操作的多个操作排队，并且其中，用于在所述扩展存储队列中被排队的多个操作用于相对于用于在所述存储队列中被排队的多个操作按序被提交。