[发明专利]针对存储设备识别和功率管理控制应用片选有效
| 申请号： | 201780060741.0 | 申请日： | 2017-10-30 |
| 公开（公告）号： | CN109791786B | 公开（公告）日： | 2023-01-17 |
| 发明（设计）人： | C·E·考克斯;K·贝恩斯;C·P·莫扎克;J·A·麦考尔;A·瓦桑特;B·纳莱 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G11C11/4096 | 分类号： | G11C11/4096;G11C11/4074;G11C7/10 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 刘瑜;王英 |
| 地址： | 美国加*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 针对 存储 设备 识别 功率 管理 控制 应用 | ||
1.一种动态随机存取存储器(DRAM)设备，包括：
存储器阵列，其包括可寻址存储器位置；以及
I/O(输入/输出)电路，其包括到命令总线的接口，所述命令总线包括片选(CS)信号线并且不包括时钟启用(CKE)信号线；
其中，所述CS信号线的逻辑转换用于与所述命令总线的命令编码有关地触发低功率模式。
2.如权利要求1所述的DRAM设备，其中，所述CS信号线的逻辑转换包括所述CS信号线被驱动为低。
3.如权利要求2所述的DRAM设备，其中，所述CS信号线保持低电平，直到用于触发所述低功率模式退出的命令。
4.如权利要求1所述的DRAM设备，其中，所述低功率模式包括断电，并且所述命令编码包括断电进入命令编码或断电退出命令编码。
5.如权利要求1所述的DRAM设备，其中，所述低功率模式包括自刷新，并且所述命令编码包括自刷新进入命令编码或自刷新退出命令编码。
6.如权利要求1所述的DRAM设备，其中，所述DRAM设备监视所述CS信号线以及在处于所述低功率模式时的仅所述命令总线的选择的信号线。
7.如权利要求6所述的DRAM设备，其中，所述DRAM设备用于监视所述CS信号线和所述命令总线的另外两条信号线。
8.如权利要求6所述的DRAM设备，其中，所述DRAM设备监视所述CS信号线和在处于所述低功率模式时的所述命令总线的选择的信号线，以识别管芯上终结(ODT)触发。
9.如权利要求8所述的DRAM设备，其中，所述DRAM设备用于针对多周期命令监视所述CS信号线，其中，如果所述CS信号线针对第一命令周期和第二命令周期两者被驱动为低，则所述DRAM设备被识别为非目标设备。
10.如权利要求1所述的DRAM设备，其中，所述DRAM设备包括与双倍数据速率(DDR)标准兼容的同步动态随机存取存储器(SDRAM)设备。
11.一种具有存储器子系统的系统，包括：
存储器控制器；以及
多个动态随机存取存储器(DRAM)设备，其中，所述DRAM设备包括
存储器阵列，其包括可寻址存储器位置；以及
I/O(输入/输出)电路，其包括到命令总线的接口，所述命令总线包括片选(CS)信号线并且不包括时钟启用(CKE)信号线；
其中，所述CS信号线的逻辑转换用于与所述命令总线的命令编码有关地触发低功率模式。
12.如权利要求11所述的系统，其中，所述存储器控制器用于将所述CS信号线驱动为低，直到用于触发从所述低功率模式退出的命令。
13.如权利要求11所述的系统，其中，所述低功率模式包括断电或自刷新。
14.如权利要求11所述的系统，其中，所述DRAM设备监视所述CS信号线并且在处于所述低功率模式时的仅所述命令总线的选择的信号线。
15.如权利要求14所述的系统，其中，所述DRAM设备监视所述CS信号线和在处于所述低功率模式时的所述命令总线的选择的信号线，以识别管芯上终结(ODT)触发。
16.如权利要求11所述的系统，其中，所述DRAM设备包括与双倍数据速率版本5(DDR5)标准兼容的同步动态随机存取存储器(SDRAM)设备。
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