[发明专利]用于产生在度量测量中使用的经编程缺陷的方法及系统

说明书

一种用于产生且实施经编程缺陷的系统包含光刻工具，所述光刻工具经配置以在样本上形成包含第一阵列图案及第二阵列图案的多图案结构。所述第一阵列图案或所述第二阵列图案含有经编程缺陷以将所述第一阵列图案与所述第二阵列图案区分开。所述系统包含度量工具，所述度量工具经配置以获取所述第一阵列图案及所述第二阵列图案的一或多个图像，所述一或多个图像具有含有所述经编程缺陷的视场。所述系统包含包括一或多个处理器的控制器。所述一或多个处理器经配置以从所述度量工具接收所述第一阵列图案及所述第二阵列图案的所述图像，且确定与所述第一阵列图案或所述第二阵列图案相关联的度量参数。

相关申请案交叉参考

本申请案依据35U.S.C.§119(e)主张2016年10月20日提出申请的标题为“用于以多图案化工艺形成的阵列图案中的基于半导体的CDU及叠对测量的经设计缺陷”的第62/410,397号美国临时申请案(其将肖洪指定为发明人)的权益且构成所述美国临时申请案的正规(非临时)专利申请案，所述美国临时申请案以全文引用方式并入本文中。

技术领域

本发明一般来说涉及基于图像的度量，且特定来说涉及在经由多个图案化工艺形成的若干图案中产生且应用经编程缺陷以增强经由扫描电子显微术执行的度量测量。

背景技术

制作例如逻辑及存储器装置的半导体装置通常包含使用大数目个半导体制作工艺来处理例如半导体晶片的衬底以形成所述半导体装置的各种特征及多个层级。随着半导体装置大小变得越来越小，开发增强型监测与检查装置及过程变得关键。在“显影后检验”(ADI)步骤之后，当前可使用光学测量系统对放置于半导体装置的裸片的切割道中的叠对目标执行叠对测量。此方法通常是快速的且在其中结果不合规格的情形中，可对样本(例如，半导体晶片)进行重加工。随着装置特征大小继续按比例缩小且多重图案化工艺变得更广泛地用于集成电路(IC)芯片制造中，叠对控制变得更严格。另外，在ADI步骤处对切割道的光学叠对测量不再足够用于在“蚀刻后检验”(AEI)步骤处对实际IC装置的叠对控制。因此，在AEI步骤处在装置图案中使用扫描电子显微镜(SEM)叠对测量变得必要。

当前，SEM叠对目标设计有线空间阵列图案，必须在第一掩模及第二掩模的边界处测量所述线空间阵列图案，使得可识别来自两个层的图案。此方法受限制，这是因为其仅可在阵列边界处执行。可对测试图案或装置图案形成所述方法，所述测试图案或装置图案通常由于负载效应(其对测量结果具有消极影响)而以不同于阵列中心的方式经图案化。因此，期望消除先前多图案测量方法的缺点的系统及方法。

发明内容

根据本发明的一或多个实施例描述一种用于在多图案结构内产生且实施经编程缺陷以增强度量测量的系统。在一个实施例中，所述系统包含光刻工具，所述光刻工具经配置以在样本上形成包含第一阵列图案及第二阵列图案的多图案结构，其中所述第一阵列图案或所述第二阵列图案中的至少一者含有经编程缺陷以将所述第一阵列图案与所述第二阵列图案区分开。在另一实施例中，所述系统包含度量工具，所述度量工具经配置以获取所述第一阵列图案及所述第二阵列图案的一或多个图像，所述一或多个图像具有含有所述经编程缺陷的视场。在另一实施例中，所述系统包含控制器，所述控制器包含一或多个处理器，其中所述一或多个处理器经配置以致使所述一或多个处理器执行存储器中所含有的一组程序指令。在另一实施例中，所述一组程序指令经配置以致使所述一或多个处理器从所述度量工具接收所述第一阵列图案及所述第二阵列图案的所述一或多个图像。在另一实施例中，所述一组程序指令经配置以致使所述一或多个处理器确定与所述第一阵列图案及所述第二阵列图案中的至少一者相关联的一或多个度量参数。

应理解，前述大体描述及以下详细描述两者均仅为示范性及解释性的且不必限制所请求的本发明。并入本说明书中并构成本说明书的一部分的随附图式图解说明本发明的实施例，并与所述大体描述一起用于阐释本发明的原理。

附图说明

所属领域的技术人员可通过参考附图更佳地理解本发明的众多优点，其中：