[发明专利]连接构造体

说明书

在利用各向异性导电膜来将具有多个端子以放射状并排的端子图案的第1电子部件30A、和具有与第1电子部件30A的端子图案21A对应的端子图案的第2电子部件30B进行各向异性导电连接的连接构造体的制造方法中，（i）使每一个端子的有效连接面积为3000μm²以上，使各向异性导电膜10A中的导电粒子1的个数密度为2000个/mm²以上且20000个/mm²以下；或者（ii）作为各向异性导电膜10B，使导电粒子以格子状排列，且排列间距及排列方向使得各端子捕获3个以上的导电粒子；或者（iii）作为各向异性导电膜10C，使用具有多重圆区域25的导电膜。在用该方法制造的连接构造体中，减少乃至消除不会捕获导电粒子的端子。

技术领域

本发明涉及利用各向异性导电膜的连接构造体。

背景技术

在IC芯片等的电子部件中不断进行着端子的微小间距化。另外，随着电子部件的轻量化，多采用比重较轻的FPC（柔性印刷电路：Flexible printed circuits）或塑料基板。另外，在电子部件的安装上广泛使用向绝缘性树脂层分散了导电粒子的各向异性导电膜。

然而，若利用FPC或塑料基板，则存在由于环境温度对热膨胀产生影响，在各向异性导电连接之前的相同电子部件间端子布局也出现细微不同的问题。另外，为了量产安装了电子部件的制品而连续进行各向异性导电连接的情况下，如果压接温度在各个连接中发生变动，则还存在因为压接温度对热膨胀产生影响而端子的位置容易从预定的位置偏移的问题。由于制造批号不同的电子部件间存在设置端子的基板等的材料的线膨胀率不同的情况，所以发生同样的问题。这样，与电子部件的热膨胀有关系的问题，会存在于连接工序的前后。

相对于此，提出了在并排多个端子的端子图案中，使各个端子沿着通过端子图案外的一点的放射状的直线的方案（专利文献1、专利文献2、专利文献3）。

另一方面，提出了在各向异性导电连接平行并排多个端子的端子图案彼此的情况下，以端子微小间距化的情况下也能在各端子捕获足够数量的导电粒子的方式，使各向异性导电膜中的导电粒子以既定的排列方向和粒子间距离按照格子状排列的方案（专利文献4）。

现有技术文献

专利文献

专利文献1：日本特开平11－112119号公报

专利文献2：日本特开2007－19550号公报

专利文献3：日本特开2015－232660号公报

专利文献4：日本特开2016－66573号公报 。

发明内容

发明要解决的课题

然而，如在专利文献1、专利文献2、专利文献3中记载的那样，如果将第1、第2电子部件的端子图案设为多个端子以放射状并排的端子图案，且利用各向异性导电膜连接该端子图案彼此，则因为各个端子的倾斜而会出现不能充分地捕获导电粒子的端子。另外，因为每个端子的捕获状态显著不同，有时还出现进行连接的良否判定上需要时间等、生产性的问题。

例如，如图9所示，第1电子部件30A的端子图案21A具有多个端子20A以放射状并排的端子图案（即各个端子20A沿着以端子图案21A外的一点P为中心的放射状的直线R的端子图案），第2电子部件30B具有与第1电子部件的端子图案21A一致的端子图案，在通过在绝缘性树脂层2中导电粒子1以正方格子排列的各向异性导电膜10x来连接它们的情况下，在端子图案21A与端子图案21B的有效连接区域中出现完全不能捕获导电粒子1的端子20 a、20b。图中，对这样的端子20a、20b加了倾斜阴影。另外，全面涂黑在第1电子部件30A与第2电子部件30B的对置的端子间被捕获的导电粒子1。此外，图中导电粒子与端子的重复部分为导电粒子的面积的1/2以下的情况下，该导电粒子设为未被捕获而没有全面涂黑。