[发明专利]由层叠的两个串联连接的芯片形成的集成电路

说明书

本发明涉及一种集成电路(100)，包括：第一芯片(30)，包括高压耗尽型晶体管；以及第二芯片(40)，包括增强型器件，第一芯片(30)和第二芯片(40)在其正面分别包括第一和第二栅接触盘(31、41)、第一和第二源接触盘(32、42)以及第一和第二漏接触盘(33、43)。集成电路(100)特别值得注意的是：第一芯片(30)和第二芯片(40)通过它们各自的正面(34、44)相互接合并形成层叠体(50)，第一芯片(30)的面积大于第二芯片(40)的面积，使得第一芯片(30)的正面(34)的外围部分未被第二芯片(40)掩盖；第一芯片(30)包括至少一个放置在其正面(34)上的附加接触盘(331)，其与高压耗尽型晶体管电绝缘并且与第二栅接触盘(41)接触；第一栅接触盘(31)与第二源接触盘(42)接触和/或第一源接触盘(32)与第二漏接触盘(43)接触；并且第一栅接触盘(31)和附加接触盘(331)至少部分地延伸到第一芯片(30)的外围部分中。

技术领域

本发明涉及一种包括层叠芯片的集成电路，所述芯片包括芯片上的增强型晶体管，包括高压耗尽型晶体管，两个芯片串联连接。

背景技术

由III-N半导体材料制成的HEMT晶体管(高电子迁移率晶体管)通常“常开”，即它们具有负阈值电压并且可以以0V的栅极电压传导电流。具有负阈值电压的这些组件被称为耗尽型(或“D型”)组件。

电力电子应用优选具有所谓的“常关”组件，即具有正阈值电压，因此当栅极电压为0V时它不能传导电流。这些组件一般称为增强型(“E型”)组件。

在III-N半导体材料上制造高压E型组件是复杂的。简单的高压E型组件的替代方案是将高压D型组件与E型(例如低压组件)组合。有利地，高压晶体管是由III-N半导体材料制成的HEMT晶体管，而低压晶体管是由硅制成的MOSFET(金属氧化物半导体场效应晶体管)。

例如，如图1所示，分别包括D型HEMT和MOSFET组件的芯片1、2可以联接以形成共源共栅型集成电路3：E型MOSFET芯片2的漏极2a和源极2b分别连接到HEMT D型芯片1的源极1b和栅极1c；该电连接通常通过引线接合5设置在包括两个电子芯片1、2的集成电路3的壳体4中各芯片1、2上可接入的栅极1c、2c、源1b、2b和漏极1a、2a的不同接触盘之间。在集成共源共栅电路3中，MOSFET芯片2的栅极2c控制集成电路3的ON模式或OFF模式的设置。

MOSFET芯片2的栅接触盘2c在集成电路3的壳体4中连接到栅极引脚3c。MOSFET芯片2的源接触盘2b在壳体4中连接到源极引脚3b。最后，HEMT芯片1的漏接触盘仍然在壳体4中连接到漏极引脚3a。通常，芯片的接触盘与引脚之间的连接通过导线连接5或使用电连接夹来提供。三个引脚3a、3b、3c在壳体4外部提供集成电路3的电连接。

在共源共栅型集成电路中，虽然快速切换是HEMT芯片的预期优点之一，但是不同组件之间的互连(包括有线连接)限制了切换速度。实际上，互连产生寄生过电压或欠电压，这可能在每次切换期间损坏不同的晶体管。因此，必须减小切换频率(切换速度)以限制寄生电压的这些偏移。因此，为了获得高切换速度，必须最小化与共源共栅布置中的互连相关联的电感和寄生电阻。

另外，两个芯片并排设在壳体中的事实需要使用互连基板(例如，用于“直接键合铜(Direct bonded copper)”的DBC)并增加壳体的必要横向尺寸。

文献US8847408提出了一种没有互连基板的共源共栅集成电路，其包括第一III-N晶体管，第二III-N晶体管叠在第一III-N晶体管上；包括MOSFET的漏接触盘的MOSFET晶体管的背面组装在III-N晶体管的源接触盘上，位于该III-N晶体管的正面。尽管减小了壳体的必要横向尺寸，但是这种结构具有一些缺点。尤其是，存在与栅接触盘、MOSFET源接触盘和相关引脚之间的电连接有关的电感和寄生电阻。

发明目的