[发明专利]将并发程序转换为可部署在基于FPGA的云基础设施上的硬件的综合路径

权利要求书

1.一种配置为从并发异步程序创建同步硬件加速器的装置，所述装置包括：

处理器，配置为：

获得输入，所述输入通过在并发进程之间通过通道执行的消息交换的通信顺序进程(CSP)的模型来描述并发行为；

将每个并发进程映射到同步数据流基元，所述同步数据流基元包括会合、分叉、合并、转向、变量和仲裁器中的至少一个；

产生用于上载到一个或多个现场可编程门阵列(FPGA)设备的钟控数字逻辑描述；

通过重定时，执行用于吞吐量、时钟频率和资源使用的输出设计的基元重映射；以及

创建用于调试FPGA设备的并发代码的输入软件描述的注释图。

2.根据权利要求1所述的装置，其特征在于，所述处理器还配置为：

识别主函数；

从所述主函数中解析出多个函数；

创建没有所述多个函数的修改的主函数；

基于所述多个函数创建所述同步硬件加速器，并将所述同步硬件加速器存储在所述FPGA的FPGA存储空间上；

执行所述修改的主函数；

基于所执行的修改的主函数调用FPGA存储空间上的所述同步硬件加速器；以及

提供所述修改的主函数执行的结果。

3.根据权利要求2所述的装置，其特征在于，在所述修改的主函数的执行期间，通过通道访问所述同步硬件加速器。

4.根据权利要求2所述的装置，其特征在于，从所述主函数解析出所述多个函数还包括识别由函数语法识别的函数的实例，以及从所述修改的主函数移除与所述多个函数相关联的代码。

5.根据权利要求4所述的装置，其特征在于，所述处理器还被配置为创建与每个所识别的函数相对应的不同的同步硬件加速器。

6.根据权利要求5所述的装置，其特征在于，所述处理器还配置为从所述同步硬件加速器中的至少另一个同步硬件加速器调用所述同步硬件加速器中的至少一个同步硬件加速器，所述至少另一个同步硬件加速器来自所述通道中与所述FPGA存储空间中的特定存储位置相对应的至少一个通道。

7.根据权利要求2所述的装置，其特征在于，所述主函数通过所述FPGA外部的处理器来处理。

8.根据权利要求2所述的装置，其特征在于，创建所述修改的主函数还包括创建对每个解析出的函数的引用。

9.根据权利要求2所述的装置，其特征在于，创建所述修改的主函数还包括对所述修改的主函数中的、与所述同步硬件加速器相关联的存储空间位置的至少一个引用。