[发明专利]用于具有双共同数据I/O线的存储器装置的设备及方法

说明书

呈现用于利用双I/O线对的半导体装置的设备。所述设备包含耦合到第一局域I/O线对的第一I/O线对。可提供耦合到第二局域I/O线对的第二I/O线对。所述设备可进一步包含包含至少第一存储器单元及第二存储器单元的第一位线，且可提供包含至少第三存储器单元及第四存储器单元的第二位线。所述第一局域I/O线对可耦合到所述第一位线及所述第二位线中的至少一者，且所述第二局域I/O线对耦合到所述第一位线及所述第二位线中的至少一者。

背景技术

动态随机存取存储器(DRAM)的操作频率已经随每一世代增大，且在READ(读取)命令或WRITE(写入)命令的存储器存取操作期间同时存取的数据也已经随操作频率相应增大。在读取操作期间，为实现“n”倍的数据速率，通常在从DRAM阵列(例如，预提取)到先进先出(FIFO)多路复用器(mux)的“n”个位中存取读取数据，其接着在一个列循环中经历并列转串行转换。由存储器单元阵列提供的位数量称为预提取大小。因此，在此实例中，预提取大小为“n”。

在常规装置中，为实现16倍的数据速率，一个选项是使用16n的预提取大小。然而，此对应于16个数据字的突发长度，其与利用常规64位数据总线的64个字节的典型高速缓冲存取线大小不相容。或者，为在针对8n的预提取大小利用常规电路结构时实现与16n的预提取大小相同的数据速率，必须将列循环的周期减半(例如，使核心速度加倍)，此可向电路复杂度及时序提出挑战。

发明内容

根据一个实施例，一种设备包含：第一主I/O线对，其包括第一主I/O线及第二主I/O线；第二主I/O线对，其包括第三主I/O线及第四主I/O线；第一局域I/O线对，其包括经耦合到所述第一主I/O线的第一局域I/O线及耦合到所述第二主I/O线的第二局域I/O线；第二局域I/O线对，其包括经耦合到所述第三主I/O线的第三局域I/O线及耦合到所述第四主I/O线的第四局域I/O线；及第一位线，其经通信耦合到至少第一存储器单元及第二存储器单元；及第二位线，其经通信耦合到至少一第三存储器单元及第四存储器单元；其中所述第一局域I/O线对经耦合到所述第一位线及所述第二位线中的至少一者，且其中所述第二局域I/O线对经耦合到所述第一位线及所述第二位线中的至少一者。

根据另一实施例，一种设备包含：一或多个存储器单元阵列，其包括多个存储器单元，每一存储器单元阵列包括多个字线及位线，其中所述字线中的每一者及所述位线中的每一者经耦合到所述至少一个存储器单元；至少一个感测放大器，其经耦合到每一位线的所述至少一个存储器单元；第一共同数据I/O线对，其包括经耦合到第一局域I/O线对的第一I/O线对，其中所述第一局域I/O线对经由第一感测放大器耦合到第一位线；第二共同数据I/O线对，其包括经耦合到第二局域I/O线对的第二I/O线对，其中所述第二局域I/O线对耦合到经由所述第一感测放大器的所述第一位线或经由第二感测放大器的第二位线中的至少一者。

根据进一步实施例，一种设备包含：第一位线，其包含至少第一存储器单元及第二存储器单元及第一列地址；及第二位线，其包含至少第三存储器单元及第四存储器单元及第二列地址；第一感测放大器，其经耦合到所述第一位线且与所述第一存储器单元及所述第二存储器单元通信；第二感测放大器，其经耦合到所述第二位线且与所述第三存储器单元及所述第四存储器单元通信；第一共同数据I/O线对，其包括经耦合到第一局域I/O线对的第一I/O线对；第一传送门，其耦合在所述第一感测放大器与所述第一局域I/O线对之间且经配置以将所述第一局域I/O线对选择性地耦合到所述第一感测放大器；第二共同数据I/O线对，其包括经耦合到第二局域I/O线对的第二I/O线对；第二传送门，其耦合在所述第二感测放大器与所述第二局域I/O线对之间且经配置以将所述第二局域I/O线对选择性地耦合到所述第二感测放大器；至少一个第一列解码器，其经配置以至少部分基于所述第一行地址或所述第二行地址激活所述第一传送门。

附图说明