[发明专利]SiC外延晶片及其制造方法

说明书

一种SiC外延晶片，具有主面相对于(0001)面具有0.4°～5°的偏离角的SiC单晶基板、和设置于所述SiC单晶基板上的外延层，所述外延层，从所述SiC单晶基板绵延到其外表面的基底面位错密度为0.1个/cm²以下，内在3C三角缺陷密度为0.1个/cm²以下。

技术领域

本发明涉及SiC外延晶片及其制造方法。本申请基于在2017年1月10日在日本提出的专利申请2017－001982号要求优先权，在此引用其内容。

背景技术

碳化硅(SiC)具有与硅(Si)相比绝缘击穿电场大一个数量级，带隙大3倍，而且热导率高3倍左右等的特性。因而，期待着碳化硅(SiC)应用于功率器件、高频器件、高温工作器件等。

要促进SiC器件的实用化的话，高品质的SiC外延晶片以及高品质的外延生长技术的确立是必不可少的。

SiC器件通常使用SiC外延晶片来制作。SiC外延晶片是在SiC单晶基板上采用化学气相沉积法(Chemical Vapor Deposition：CVD)等使成为器件的活性区域的外延层(膜)生长而得到。SiC单晶基板是从使用升华再结晶法等生长出的SiC的块状单晶加工而得到的。

更具体而言，通常在将从(0001)面向＜11－20＞方向具有偏离角(off angle)的面作为生长面的SiC单晶基板上进行台阶流生长(从原子台阶起的横向生长)从而使4H的外延层生长。

在SiC外延晶片中，作为SiC器件引起致命的缺陷的器件致命缺陷之一，已知基底面位错(Basal plane dislocation：BPD)。

SiC单晶基板中的基底面位错的大多数在形成外延层时转换成为贯通刃型位错(Threading edge dislocation：TED)。另一方面，原样地延续到外延层中的一部分的基底面位错成为器件致命缺陷。

因此，正在开展降低从SiC单晶基板延续到外延层中的基底面位错的比例、降低器件致命缺陷的研究。

例如，在专利文献1中记载了：通过控制结晶生长过程中的温度，从而施加使附着在SiC单晶基板的原子的迁移变化那样的热应力，使3英寸的SiC外延晶片中的基底面位错密度成为10个/cm²以下。

另外，例如，在专利文献2中记载了：通过控制结晶生长过程中的CVD的反应物浓度、压力、温度以及气流等参数从而使SiC外延晶片中的基底面位错密度成为10个/cm²以下。

而且，例如，在非专利文献1中记载了：通过使外延层的生长速度成为50μm/小时，能够将从SiC单晶基板延续到外延层中的BPD的比例降低到1％。由于在现阶段的技术水准下，在6英寸的SiC单晶基板表面存在的基底面位错为100～5000个/cm²左右，因此成为1％意味着在SiC外延晶片的表面产生10～50个/cm²的基底面位错。

另外，在非专利文献2中记载了：通过提高C/Si比，能够降低外延晶片内的基底面位错密度。

另外，在非专利文献3中记载了：在基底面位错密度与内在3C三角缺陷之间存在折衷(trade off)的关系。

近年来，为了提高来自一个外延晶片的SiC器件的产出数量，降低制造成本，正在进行将SiC外延晶片大型化成为6英寸以上的尺寸的尝试。因此，在6英寸以上的大型SiC外延晶片中，也要求基底面位错密度少。

但是，在上述文献中记载的SiC外延晶片，SiC外延晶片的尺寸均为6英寸以下。当将上述条件单纯地应用于6英寸尺寸时，由于基板面积大，所以在SiC单晶基板的面内成膜条件波动，不能得到与4英寸同等的结果。