[发明专利]用于电路设计的基于神经网络的物理综合

说明书

用于电路设计的物理综合可以包括：使用处理器确定(320)与不满足时序要求的电路设计的信号路径有关的特征，使用处理器通过第一神经网络模型处理(330)所述特征，所述第一神经网络模型被训练成指示第一物理综合优化的有效性，以及使用处理器，基于来自所述第一神经网络模型的结果，选择性地执行(335，340)所述信号路径的第一物理综合优化。

技术领域

本发明涉及集成电路(IC)，更具体地，涉及用于适配于在IC内实施的电路设计的物理综合。

背景技术

集成电路(IC)可以被实现为执行各种功能。可以对某些IC进行编程以执行指定的功能。可编程的IC的一个示例是现场可编程门阵列(FPGA)。FPGA通常包括可编程单元阵列。这些可编程贴片可包括例如输入/输出模块(IOB)，可配置逻辑模块(CLB)，专用随机存取存储器模块模模块(BRAM)，乘法器，数字信号处理模块模模块(DSP)，处理器，时钟管理器，延迟锁相环(DLL)，等等。

每个可编程单元通常包括可编程互连电路和可编程逻辑电路。可编程互连电路通常包括由可编程互连点(PIP)互连的大量不同长度的互连线。可编程逻辑电路使用可编程元件实现用户设计的逻辑，该可编程元件可包括例如函数发生器，寄存器，算术逻辑等。

可编程互连和可编程逻辑电路通常通过将配置数据流加载到内部配置存储器单元中来编程，所述内部配置存储器单元限定如何配置可编程元件。可以从存储器(例如，从外部PROM)读取配置数据，或者通过外部设备将配置数据写入FPGA。然后，各个存储器单元的集体状态确定FPGA的功能。

另一种类型的可编程IC是复杂可编程逻辑器件或简称为CPLD。CPLD包括通过互连开关矩阵连接在一起的两个或更多个“功能模块”以及输入/输出(I/O)资源。CPLD的每个功能模块包括两级AND/OR结构，类似于可编程逻辑阵列(PLA)和可编程阵列逻辑(PAL)器件中使用的结构。在CPLD中，配置数据通常被存储在非易失性存储器中。在某些CPLD中，配置数据被存储在片内非易失性存储器中，然后作为初始配置(编程)序列的一部分下载到易失性存储器中。

对于所有这些可编程IC，器件的功能由数据比特(databits)控制，称为配置比特流，为此目的提供给器件。所述数据比特可以被存储在易失性存储器(例如，静态存储器单元，如在FPGA和一些CPLD中的那些)、非易失性存储器(例如，FLASH存储器，如在一些CPLD中的那些)、或任何其他类型的存储器单元中。

其他可编程IC可以通过应用诸如金属层的处理层来编程，该处理层可编程地互连器件上的各种元件。这些可编程IC称为掩膜可编程器件。可编程IC也可以以其他方式实现，例如，使用熔丝或反熔丝技术。短语“可编程IC”可以包括但不限于这些器件，并且还可以包括仅部分可编程的器件。例如，一种类型的可编程IC包括硬编码晶体管逻辑和可编程交换结构的组合，其可编程地互连硬编码的晶体管逻辑。

创建用于在诸如FPGA之类的可编程IC中实现的电路设计是一个复杂的过程。这种复杂性的一个原因是通常为电路设计提出的激进的时序要求，称为“时序约束(timingconstraint)”。设计人员花费了大量时间来尝试创建满足这些激进时序约束的电路设计。

通常，电路设计的时序可被表示为基于每个信号路径(路径)的裕量测量。关于电路设计，“裕量(slack)”，对于电路设计来说，是指对于路径中，信号到达电路元件处所需要的时间(例如，从驱动器到达网络的负载的信号)和对于该路径的信号到达电路元件处的估计时间之间的差异。正裕量表示路径满足对于路径的时序要求。所述信号被估计为可在由时序要求指定的所需到达时间之前到达目的地。负裕量表示路径不满足对于路径的时序要求。所述信号被估计为在时序要求指定的所需到达时间之后到达目的地。

发明内容