[发明专利]数字时钟生成和变化控制电路装置

说明书

在特定方面中，一种数字电路包括延迟线以生成输入时钟的多个延迟版本。数字电路还包括：选择电路装置，基于时钟选择信号提供输入时钟的多个延迟版本中的所选一个延迟版本；以及反馈电路装置，基于输入时钟的多个延迟版本中的所选一个延迟版本以及基于输入时钟生成时钟选择信号。时钟选择信号进一步用于选择和生成其他时钟和/或用于变化控制。

技术领域

本公开的各个方面总体上涉及时钟生成和变化控制。

背景技术

现代集成电路包含数百万个集成到小型半导体芯片中的晶体管。晶体管通常使用一个或多个时钟信号同步操作。这些时钟信号的频率从几兆赫到几千兆赫不等。使用精确的低频芯片外时钟信号作为参考，通常使用芯片上电路装置生成这些高频时钟信号。生成这种高频时钟信号的一种通用技术是使用锁相环(PLL)电路装置。然而，PLL面积较大且耗电量大。PLL的中心是很难设计的VCO。此外，随着晶体管尺寸和施加给晶体管的电源电压的缩小，变化增加，模拟或RF设计的电压净空(headroom)降低，使得模拟或RF设计比以往任何时候都更具挑战性。使用数字设计技术生成这种时钟是优选的。

生成高频时钟的示例数字设计是使用延迟线加XOR门。图1示出了实施这种设计的示例数字电路100。输入时钟C_in耦合至异或(XOR)门的一个输入101。输入时钟还馈入延迟线以产生延迟的输入时钟。延迟的输入时钟耦合至XOR门的另一输入102。XOR门在103处生成输出时钟，其频率是输入时钟的两倍。通常，延迟线的延迟取决于用于构建延迟线的制造工艺、施加于延迟线的电源电压以及延迟线经历的温度。因此，通过这种设计生成的输出时钟可带有不希望的、不确定的和/或不可预测的占空比。需要使用易于设计、耗电少和/或不易受工艺、电压和/或温度变化影响的高频时钟电路。

发明内容

以下呈现了提供这种实施方式的基本理解的一个或多个实施方式的简单概要。本发明内容部分并非对所有预期实施方式的全面概述，并且既不识别所有实施的重要或关键要素也不界定任何或所有实施方式的范围。其唯一目的是以简化形式呈现一个或多个实施方式的一些概念，作为后面呈现的更详细描述的前奏。

在一个方面中，一种数字电路包括被配置为接收输入时钟的第一延迟线，其中第一延迟线包括多个第一延迟单元。多个第一延迟单元串联耦合。多个第一延迟单元中的每个延迟单元均被配置为提供基本相同的第一延迟。多个第一延迟单元被配置为提供输入时钟的多个延迟版本，其中多个第一延迟单元中的每个延迟单元均被配置为提供输入时钟的多个延迟版本中的相应一个延迟版本。该数字电路还包括第一选择电路装置，其被配置为接收输入时钟的多个延迟版本的第一集合，并且基于时钟选择信号提供输入时钟的多个延迟版本中的第一选择延迟版本。该数字电路还包括反馈电路装置，其被配置为基于输入时钟的多个延迟版本中的第一选择延迟版本且基于输入时钟生成时钟选择信号。

在另一方面中，一种时钟生成方法包括：接收输入时钟；以及使用第一延迟线生成输入时钟的多个延迟版本。第一延迟线包括多个第一延迟单元。多个第一延迟单元串联耦合。多个第一延迟单元中的每个延迟单元均被配置为提供基本相同的延迟。多个第一延迟单元被配置为提供输入时钟的多个延迟版本，其中多个第一延迟单元中的每个延迟单元均被配置为提供输入时钟的多个延迟版本中的相应一个延迟版本。该方法还包括：基于时钟选择信号从输入时钟的多个延迟版本的第一集合中选择输入时钟的多个延迟版本中的第一选择延迟版本；以及基于输入时钟的多个延迟版本中的选择延迟版本并且基于输入时钟生成时钟选择信号。

为实现上述目的和相关目的，一个或多个实施方式包括以下在权利要求中充分描述和特别之处的特征。以下描述和附图详细阐述了一个或多个实施的特定说明性方面。然而，这些方面只是可使用各种实施的原理的各种方式中的一些，并且所述实施旨在包括所有这些方面及其等效物。

附图说明

图1示出了用于使用延迟线使输入时钟频率加倍的电路装置的示例。

图2示出了根据本公开特定方面的具有反馈电路装置以生成用于选择期望延迟时钟的时钟选择信号的延迟线的示例。