[发明专利]数字运算处理电路

说明书

判别部(3)判定向第1运算部(5)和第2运算部(6)输入的数据是否为正的特定的值以上或负的特定的值以下。在是的情况下进行基于第1运算部(5)的运算。第1运算部(5)具有：数据移位器(501)，其对输入数据向下位侧进行设定的比特的量的比特移位，使比特宽度减小比特移位的量；乘法器(502)，其将数据移位后的数据彼此相乘；累积加法部(505)，其对相乘结果的数据进行累积相加；以及数据反向移位器(506)，其对累积加法部(505)的输出数据向上位侧进行向下位侧进行的比特移位的量的比特移位，使比特宽度增加比特移位的量。

技术领域

本发明涉及进行按照时间序列输入的数据彼此的相乘运算并对该相乘运算的结果进行累积相加的运算的数字运算处理电路。

背景技术

在数字运算处理电路中，进行按照时间序列输入的数据彼此的相乘运算，对该相乘运算的结果进行累积相加，从而得到输出数据。以往，针对配置在用于进行累积相加的加法部的前后的数据移位，通过进行比特移位来减小数据的比特宽度，从而减少动作时的功耗。

现有技术文献

专利文献

专利文献1：日本特开2000-29664号公报

发明内容

发明要解决的课题

但是，上述现有的数字运算处理电路采用在相乘后进行比特移位的结构，因此即使能够减少相加运算的功耗，在相乘运算中也不能减少功耗，根据这样的观点，要求进一步降低功耗。

本发明就是为了解决该问题而完成的，其目的在于，提供能够减少动作时的功耗的数字运算处理电路。

用于解决课题的手段

本发明的数字运算处理电路具有：第1运算部和第2运算部，它们将按照时间序列输入的数据彼此相乘，并对相乘的结果进行累积相加；判别部，其判定向第1运算部和第2运算部输入的数据是否为正的特定的值以上或负的特定的值以下；控制部，其进行控制，以使得在判别部的判定结果为正的特定的值以上或负的特定的值以下的情况下，进行基于第1运算部的运算，在除此之外的情况下，进行基于第2运算部的运算；以及综合运算部，其对第1运算部的运算结果和第2运算部的运算结果进行相加运算，将相加运算的结果作为输出数据，第1运算部具有：数据移位器，其将输入数据向下位侧进行设定比特的量的比特移位，并且使比特宽度减小比特移位的量，乘法器，其将来自数据移位器的输出数据彼此相乘；累积加法部，其对乘法器的输出数据进行累积相加；以及数据反向移位器，其将累积加法部的输出数据向上位侧进行向下位侧进行的比特移位的量的比特移位，并且使比特宽度增加比特移位的量。

发明效果

在本发明的数字运算处理电路中，对输入数据向下位侧进行设定比特的量的比特移位，并且使比特宽度减小比特移位的量而使数据彼此相乘，因此能够减少动作时的功耗。

附图说明

图1是本发明的实施方式1的数字运算处理电路的结构图。

图2是本发明的实施方式1的数字运算处理电路的判别阈值的说明图。

图3是示出本发明的实施方式1的数字运算处理电路的动作的流程图。

图4A是示出本发明的实施方式1的数字运算处理电路的各部的数据的状态的说明图。

图4B是示出本发明的实施方式1的数字运算处理电路的各部的数据的状态的说明图。

图5是本发明的实施方式2的数字运算处理电路的结构图。

图6是示出本发明的实施方式2的数字运算处理电路的动作的流程图。

具体实施方式