[发明专利]堆叠的晶体管布局

说明书

提供了一种设备，其包括：包括一种或多种半导体材料并且具有包含源极区和漏极区连同其间的沟道区的长度的第一晶体管主体；第一晶体管主体之上的第一电介质层；包括一种或多种半导体材料并且具有包含源极区和漏极区连同其间的沟道区的长度的第二晶体管主体，其中，第二晶体管主体位于第一电介质层之上，并且其中，第二晶体管主体的长度不与第一晶体管主体的长度平行；以及与第一晶体管主体和第二晶体管主体二者的沟道区均耦接的栅极。还公开了其他实施例并主张对这些其他实施例的权益。

背景技术

在半导体器件中，随着晶体管尺寸持续缩小，电接触部的路由可能变得更加复杂。在诸如SRAM单元的互补金属氧化物半导体(CMOS)器件当中，很多NMOS晶体管和PMOS晶体管需要密切接近与每一源极、漏极和栅极耦接的接触部来形成。常规布局设计具有相互平行的晶体管主体连同正交延伸的接触部，其可能给在必须保持晶体管之间的足够间隔的同时进一步缩小尺寸带来问题。此外，如果NMOS晶体管主体和PMOS晶体管主体直接一个叠一个地堆叠，那么建立与掩埋晶体管的接触可能面临无法逾越的困难。因此，现有技术无法提供能够有效地缩放并且容易地制造以便跟上对高度集成器件的不断增长的需求的晶体管布局。

附图说明

通过下文给出的详细描述以及本公开的各种实施例的附图，本公开的实施例将得到更加充分的理解，然而，所述详细描述和附图不应被理解为使本公开局限于具体的实施例，而是仅用于解释和理解的目的。

图1示出了根据一些实施例的示例性堆叠的晶体管布局的平面图，

图2示出了根据一些实施例的集成了堆叠的晶体管布局的示例性器件的平面图，

图3A和图3B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，

图4A和图4B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，

图5A和图5B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，

图6A和图6B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，

图7A和图7B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，

图8A和图8B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，

图9A和图9B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，

图10A和图10B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，

图11示出了根据一些实施例的形成具有堆叠的晶体管布局的半导体器件的方法的流程图，

图12示出了根据一些实施例的适于实施堆叠的晶体管布局的SRAM单元，并且

图13示出了根据一些实施例的包括具有堆叠的晶体管布局的半导体器件的智能装置或计算机系统或SoC(片上系统)。

具体实施方式

总体而言介绍了一种堆叠的晶体管布局。就这一点而言，本公开的实施例可以使CMOS晶体管能够按照不同取向一个叠一个地堆叠。通过这种方式由CMOS晶体管的堆叠取得的占地面积效率可以带来特征尺寸的进一步下降。本领域技术人员将认识到这种方案可以实现更小的，更加高度集成的半导体器件。

在下文的描述当中将讨论很多细节，以提供对本公开的实施例的更加透彻的解释。然而，对于本领域的技术人员显而易见的是，本公开的实施例可在没有这些具体细节的情况下实施。在其他情况下，公知的结构和装置被以方框图的形式而非详尽的方式示出，以避免混淆本公开的实施例。