[发明专利]处理单元的功率管理

说明书

功率管理电路被提供来控制处理平台的处理单元的性能级别。所述功率管理电路包括：测量电路，所述测量电路用于测量所述处理单元在当前工作频率下的当前利用率并确定利用率或功率的任何变化，并且频率控制电路被提供用于通过根据对所述利用率或功率的任何变化的确定而确定要在后续处理周期中应用的新目标量化功率耗损来将所述当前工作频率更新为新工作频率。基于可伸缩性函数来选择新工作频率以满足所述新目标量化功率，所述可伸缩性函数指定给定利用率或功率值随所述工作频率的变化。处理平台和机器可读指令被提供来设置处理单元的新量化目标功率。

技术领域

本文描述的实施例总体上涉及功率管理(power governance)的领域，并且更具体地，涉及用于控制处理平台的性能级别的处理单元的功率管理。

背景技术

处理器根据处理应用(工作负载)需求而具有动态变化的功率要求。例如，通过选择执行频率f和对应的处理器核心电压V，可以实现处理器的许多不同的性能状态。可以将处理器功耗P近似为P＝f*V²*C+泄漏，其中C为电容。泄漏近似为与作为对晶体管施加电压的结果而浪费的功率相对应的常数。因此，可以在处理工作负载高时增加处理器频率和电压以更快地运行并且这导致功耗增加，而可以在处理器有低工作负载或空闲时减小处理器频率和电压以减小功耗。可以基于处理工作负载和可用电源的最大容量两者来设置处理器性能级别。

在当前的处理平台上，通过动态地缩放电压和频率中的至少一者(称为动态电压和频率缩放(DVFS)的技术)来执行主动功率管理。可以在处理器要求较高(或较低)性能状态时执行DVFS，并且DVFS可以基于处理器利用率的变化。较高性能状态(较高频率状态)常常由DVFS控制器给予，除非存在针对较高频率选择减轻的某个其他约束或限制，例如在处理期间检测到热违规或峰值电流违规。

随着处理平台演变，诸如片上系统(SOC)之类的集成电路的形状因子正在收缩成更加功率受限且热受限的设计。当前的平台倾向于检测功率极限被超过或接近，并且通过反应性地压制处理器性能级别来作出响应以将平台带回到所希望的操作状态中。执行这种压制可能在它被太频繁地执行的情况下不利地影响处理性能。在一些情况下，对功率极限被突破的反应性响应可能未提供足以使得处理平台能够可靠地防止意外系统故障的警告。此外，单独基于利用率向处理器分配频率对所有处理任务来说可能不是能量高效的，例如，在处理速度由于访问存储器中的数据的等待时间而降低的情况下。当在随着利用率水平要求而分配较高频率时更宽容可能是适当的时候存在一些情况，而当在分配频率以更加能量高效时更保守可能是适当的时候存在其他情况。

附图说明

在附图的各图中，本文描述的实施例通过示例的方式而非限制的方式被图示，在附图中，相似的附图标记指代类似的元素：

图1示意性地图示具有平台级别功率管理电路和SOC级别功率管理电路的处理平台；

图2A示意性地图示适用于分布在多个处理单元之间的功率管理的软件栈；

图2B示意性地图示用于跟踪中央处理单元(CPU)性能的示例架构计数器；

图3示意性地图示SOC的处理单元及其相应的架构计数器；

图4示意性地图示针对用于处理单元的功率感知频率选择算法的功能流程；

图5是示意性地图示用于处理单元的功率感知管理算法的流程图；

图6A是示意性地图示CPU的功率分布图的示例的三维图，该三维图描绘了具体示例工作负载的频率、利用率和功耗之间的关系；

图6B是处理单元的频率相比于利用率的二维曲线图，该二维曲线图描绘了处理单元的等距功率线和可伸缩性线(scalability line)；以及

图7是列举用于实现对处理单元的功率管理的处理元素的序列的表。

具体实施方式