[发明专利]驱动电路、驱动芯片及其驱动方法

权利要求书

1.一种驱动电路，其特征在于，所述驱动电路至少包括：第一上拉驱动管、第二上拉驱动管、延迟控制模块、下拉驱动管；其中，

所述第一上拉驱动管与一驱动信号、电源电压及一外置功率开关管的栅极相连接，用于在所述驱动信号为高电平时导通为所述功率开关管提供驱动电流；所述第一上拉驱动管在高电平时导通，低电平时关断；

所述第二上拉驱动管与所述延迟控制模块、所述电源电压及所述功率开关管的栅极相连接；所述第二上拉驱动管在低电平时导通，高电平时关断；

所述延迟控制模块与所述驱动信号、一使能信号及所述功率开关管的栅极相连接；在所述使能信号为高电平时，所述延迟控制模块在所述功率开关管的栅极电压跨过米勒平台时控制所述第二上拉驱动管导通与所述第一上拉驱动管一起为所述功率开关管提供驱动电流；在所述使能信号为低电平时，所述延迟控制模块控制所述第二上拉驱动管与所述第一上拉驱动管同时导通以同时为所述功率开关管提供驱动电流；

所述下拉驱动管与所述驱动信号相连接，用于在所述驱动信号为低电平时为所述功率开关管的栅极提供下拉电流。

2.根据权利要求1所述的驱动电路，其特征在于：所述第一上拉驱动管为NMOS管，所述第一上拉驱动管的栅极与所述驱动信号相连接，所述第一上拉驱动管的漏极与所述电源电压相连接，所述第一上拉驱动管的源极与所述功率开关管的栅极相连接；所述第二上拉驱动管为PMOS管，所述第二上拉驱动管的栅极与所述延迟控制模块相连接，所述第二上拉驱动管的源极与所述电源电压相连接，所述第二上拉驱动管的漏极与所述功率开关管的栅极相连接。

3.根据权利要求1所述的驱动电路，其特征在于：所述第一上拉驱动管为NPN型三极管，所述第一上拉驱动管的基极与所述驱动信号相连接，所述第一上拉驱动管的集电极与所述电源电压相连接，所述第一上拉驱动管的发射极与所述功率开关管的栅极相连接；所述第二上拉驱动管为PNP型三极管，所述第二上拉驱动管的基极与所述延迟控制模块相连接，所述第二上拉驱动管的发射极与所述电源电压相连接，所述第二上拉驱动管的集电极与所述功率开关管的栅极相连接。

4.根据权利要求1所述的驱动电路，其特征在于：所述驱动电路还包括第一非门，所述第一非门的输入端与所述驱动信号相连接；所述下拉驱动管为NMOS管，所述下拉驱动管的栅极与所述第一非门的输出端相连接，所述下拉驱动管的漏极与所述功率开关管的栅极相连接，所述下拉驱动管的源极接地。

5.根据权利要求1所述的驱动电路，其特征在于：所述延迟控制模块包括：延迟单元、第二非门、第三非门、第一或非门、第二或非门及第四非门；其中，

所述第二非门的输入端与所述使能信号相连接；所述第三非门的输入端与所述驱动信号相连接；所述第一或非门的第一输入端与所述第二非门的输出端相连接，所述第一或非门的第二输入端与所述延迟单元的输出端相连接；所述第二或非门的第一输入端与所述第一或非门的输出端相连接，所述第二或非门的第二输入端与所述第三非门的输出端相连接；所述第四非门的输入端与所述第二或非门的输出端相连接，所述第四非门的输出端与所述第二上拉驱动管相连接；所述延迟单元的输入端与所述功率开关管的栅极相连接。

6.根据权利要求1至5中任一项所述的驱动电路，其特征在于：所述驱动电路还包括一使能信号生成电路，所述使能信号生成电路包括一电流源及一保险丝；其中，所述电流源与所述保险丝串联，所述电流源的输入端与一电源相连接，所述电流源的输出端与所述保险丝的连接节点与所述延迟控制模块相连接；所述保险丝远离所述电流源的一端接地。

7.一种驱动芯片，其特征在于：所述驱动芯片包括：芯片主体及如权利要求1至5中任一项所述的驱动电路；其中，

所述驱动电路位于所述芯片主体内；

所述芯片主体上设有使能管脚、驱动管脚、接地管脚、电源电压管脚及栅极管脚；所述使能管脚与所述延迟控制模块相连接；所述驱动管脚与所述延迟控制模块、所述第一上拉驱动管及所述下拉驱动管相连接；所述接地管脚与所述下拉驱动管及所述功率开关管的源极相连接；所述电源电压管脚与所述第一上拉驱动管及所述第二上拉驱动管相连接；所述栅极管脚与所述功率开关管的栅极相连接。