[发明专利]SRAM建立保持时间测试电路

说明书

一种SRAM建立保持时间测试电路，包括：数据信号延迟电路，与多路多相选择器的数据信号输入端耦接，适于对输入的数据信号进行延迟处理；时钟信号延迟电路，与所述多路多相选择器的时钟信号输入端耦接，适于对输入的时钟信号进行延迟处理；多路多相选择器，与SRAM耦接，适于对输入的数据信号和时钟信号进行多路多相处理，得到不同路径以及不同相位的数据信号和时钟信号并经由所述数据信号和时钟信号输出端输出至所述SRAM。上述方案能够精确地获取SRAM建立保持时间。

技术领域

本发明实施例涉及电路领域，尤其涉及一种SRAM建立保持时间测试电路。

背景技术

建立保持时间(setup/hold time)，包括建立时间和保持时间，其中：建立时间是指在触发器的时钟信号上升沿到来之前，数据稳定不变的时间；保持时间是指在触发器的时钟信号上升沿到来之后，数据稳定不变的时间。

在片上系统(System On Chip，SoC)中，若无法满足静态随机存取存储器(StaticRandom Access Memory，SRAM)的建立保持时间，则可能会产生亚稳态现象，导致SRAM读写出错。

当SRAM的建立保持时间的较大时，会导致芯片的工作频率降低。因此，在实际应用中，需要测试得到精确的SRAM建立保持时间。

发明内容

本发明实施例解决的是如何精确地获取SRAM建立保持时间。

为解决上述技术问题，本发明实施例提供一种SRAM建立保持时间测试电路，包括：数据信号延迟电路，与多路多相选择器的数据信号输入端耦接，适于对输入的数据信号进行延迟处理；时钟信号延迟电路，与所述多路多相选择器的时钟信号输入端耦接，适于对输入的时钟信号进行延迟处理；多路多相选择器，与SRAM耦接，适于对输入的数据信号进行多路多相处理，得到不同路径以及不同相位的数据信号并输出至所述SRAM。

可选的，所述多路多相选择器的数据信号输出端与所述SRAM的数据信号输入端耦接；所述多路多相选择器包括：数据多路多相电路；所述数据多路多相电路，包括输入端以及输出端；所述数据多路多相电路的输入端与所述数据信号延迟电路的输出端耦接，所述数据多路多相电路的输出端与所述SRAM的数据信号输入端耦接，适于输出不同路径以及不同相位的数据信号。

可选的，所述数据多路多相电路包括：第一反相器，输入端与所述数据信号延迟电路的输出端耦接，输出端与第一数据选择器的第一输入端耦接；所述第一数据选择器，第二输入端与所述数据信号延迟电路的输出端耦接，输出端与所述SRAM的数据信号输入端耦接，使能信号输入端输入使能信号；所述第一数据选择器适于根据不同的使能信号，从两个输入端的输入信号中选择对应的一个信号并输出。

可选的，所述多路多相选择器包括时钟信号输出端；所述多路多相选择器的时钟信号输出端与所述SRAM的时钟信号输入端耦接；所述多路多相选择器，还包括：时钟多路多相电路；所述时钟多路多相电路，包括输入端以及输出端；所述时钟多路多相电路的输入端与所述时钟信号延迟电路的输出端耦接，所述时钟多路多相电路的输出端与所述SRAM的时钟信号输入端耦接，适于输出不同路径以及不同相位的时钟信号。

可选的，所述时钟多路多相电路包括：第二反相器，输入端与所述时钟信号延迟电路的输出端耦接，输出端与第二数据选择器的第一输入端耦接；所述第二数据选择器，第二输入端与所述时钟信号延迟电路的输出端耦接，输出端与所述SRAM的时钟信号输入端耦接，使能信号输入端输入使能信号；所述第二数据选择器适于根据不同的使能信号，从两个输入端的输入信号中选择对应的一个信号并输出。

可选的，所述多路多相选择器的数据信号输出端与所述SRAM的时钟信号输入端耦接；所述多路多相选择器包括：数据多路多相电路；所述数据多路多相电路，包括输入端以及输出端；所述数据多路多相电路的输入端与所述数据信号延迟电路的输出端耦接，所述数据多路多相电路的输出端与所述SRAM的时钟信号输入端耦接，适于输出不同路径以及不同相位的数据信号。