[发明专利]控制鳍片尖端放置的方法

说明书

本发明涉及控制鳍片尖端放置的方法，其中，一种方法包括提供具有衬底的半导体结构，衬底包括形成于其上的纵向延展多个鳍片。判定目标布局图型，其将布置于鳍片上的主动区装置套迭。目标布局图型包括将所具鳍片比相邻装置更多的装置套迭区段的第一群组、及将所具鳍片比相邻装置更少的装置套迭区段的第二群组。将第一延展暴露图型图型化成结构，且第一延展暴露图型包括将第一群组朝第一群组的相邻区段的区段延展的延展部。将第二延展暴露图型图型化成结构，且第二延展暴露图型包括将第二群组朝第二群组的相邻区段的区段延展的延展部。将第一与第二延展暴露图型的诸部分组合以形成将相同主动区套迭的最终图型当作目标图型。

技术领域

本发明大体上涉及半导体装置及半导体装置制作方法，并且特别涉及就FinFET上用于放置鳍尖的形成图型的方法。

背景技术

FinFET(鳍式场效晶体管)装置因为其提供的集成程度提升，而在半导体装置制造方面已变为非常普及。FinFET装置利用衬底的表面上方所形成的平行鳍片阵列，以相对于平面型半导体装置，提供更大的表面面积。该等鳍片大体上是由诸如硅的半导体材料所构成，并且在衬底的表面上方纵向延展。FinFET装置包括场效晶体管或类似者，其在该等鳍片上形成。该等鳍片所提供的新增表面面积是当作FinFET装置的通道及源极/漏极区使用。其它主动装置亦利用该等鳍片所提供的附加区域。可在衬底的给定占位区域上产生比平面型晶体管更大量的FinFET装置。再者，对于衬底上给定的占位区域，可形成FinFET晶体管以包括比衬底表面上所形成相当的平面型晶体管更大的源极/漏极区、更大的通道区及更大的栅极(gate)区，藉此提升FinFET的装置速度。为了便于制造，并且由于光微影及刻蚀程序的限制，该等鳍片大体上是在衬底上方彼此平行形成。

在制造FinFET装置方面，该等鳍片大体上初始是在半导体结构的衬底各处形成。该衬底包括FinFET装置将受利用处的主动区，以及其属于不需要处的非主动区。该等鳍片随后遭从其属于不需要处的非主动区移除。该等鳍片遭从一些区域但非其它区域的移除易受图型化问题影响，该等图型化问题与固有的光性质以及用于将鳍片从非主动区移除的各种掩模中的非均匀性及不规则性相关联。

发明内容

本发明通过提供一种在半导体结构中用于放置鳍尖的形成图型的方法，提供优于先前技术的优点与替代方案。该等图型较不受微影解析度问题影响。

根据本发明的一或多项态样的一种方法包括提供具有衬底的半导体结构，该衬底包括在D1及D3方向水平延展的多个实质平行鳍片(请参阅图2)。判定目标布局图型，该目标布局图型就待于该等鳍片上布置的诸装置的装置列将主动区套迭。该等装置终止于该等鳍片的鳍尖中。该目标布局图型包括将所具鳍片比任何相邻装置更多的装置套迭区段的第一群组以及将所具鳍片比任何相邻装置更少的装置套迭区段的第二群组。将第一延展暴露图型图型化成该结构。该第一延展暴露图型包括将该第一群组朝该第一群组的相邻区段的区段延展的延展部。将第二延展暴露图型图型化成该结构。该第二延展暴露图型包括将该第二群组朝该第二群组的相邻区段的区段延展的延展部。将该第一与第二延展暴露图型的诸部分组合以形成将相同主动区套迭的最终图型当作该目标图型。

根据本发明的一或多项态样的另一方法包括提供具有衬底的半导体结构。该衬底包括在D1及D3方向水平延展的多个鳍片。判定就待于该等鳍片上布置的诸装置的装置列将主动区套迭的目标布局图型。该目标布局图型包括将所具鳍片比任何相邻装置更多的装置套迭区段的第一群组以及将所具鳍片比任何相邻装置更少的装置套迭区段的第二群组。将第一延展暴露实际图型图型化成该结构。该第一延展暴露实际图型包括使该第一群组的区段水平延展的延展部。将第二延展暴露实际图型图型化成该结构。该第二延展暴露实际图型包括使该第二群组的区段水平延展的延展部。将该第一与第二延展暴露实际图型的诸部分组合以形成将相同主动区套迭的最终图型当作该目标图型。

附加特征及优点透过本发明的技术来实现。本发明的其它具体实施例及态样于本文中详述，并且视为本发明的一部分。

附图说明