[发明专利]一种无参考时钟输入的时钟和数据恢复电路

说明书

本发明涉及一种无参考时钟输入的时钟和数据恢复电路，该电路包括高速采样器、二进制鉴相器、计数器、比较器、伪二进制搜索算法、数字滤波器、电压调整器、电流舵DAC和低相噪宽频率VCO。此时钟和数据恢复电路采用双环架构，首先通过粗调锁频环路进行频率快速锁定，保证采样时钟频率近似等于输入数据的速率。锁频环路调节完成后，电路进入精调锁相调节环路实现相位锁定，保证采样时钟沿处于数据的中间位置，以准确恢复出时钟和数据信息。此控制方式可实现宽速率范围工作，并不需外部参考时钟，具备较强的抖动容忍能力和快速的锁定能力。

技术领域

本发明涉及一种无参考时钟输入的时钟数据恢复电路，尤其是一种通过伪二进制搜索算法和数字滤波器控制的时钟数据恢复电路，属于高速接口电路设计领域。

背景技术

时钟数据恢复电路是实现高速串行通信的关键模块。它从串行数据中恢复出时钟信号，通过电路的调节找到数据的最佳采样点，通过对数据的重定时恢复出数据，消除了数据在传输过程中引入的抖动，其性能对整个高速串行传输系统有至关重要的影响。现有时钟输入CDR结构，需要预先配置数据传输速率，限制了产品应用的灵活性。

现有PLL结构的无参考时钟输入CDR结构，如图5a所示。通过鉴频器FD630进行输入数据频率和VCO640振荡频率比较，待频率锁定完成后，通过鉴相器PD610进行相位调节。在电路初始化或相位环路失锁时，FD630产生的控制信号通过电荷泵CP650和环路滤波器LF660，使VCO640的震荡频率朝输入数据速率方向调节，当频率差异落入相位追踪环路的能力范围内时，PD610调节VCO640的振荡频率与输入数据频率一致。

采用图5a设计方案，存在两个问题，一是频率追踪环路和相位追踪环路可能相互干扰，影响电路锁定；二是由于输入数据为连续相同码型时，码间干扰可能造成FD630无法正常进行调节。为克服以上问题，设计时要保证锁频环路带宽要远小于锁相环路带宽，由此造成电路锁定时间较长。

为优化系统锁定时间，可以采用图5b的设计方案，锁频环路带宽和锁相环路带宽可以独立调节，但是两套独立的电荷泵CP650，滤波器LF660，要增加大量芯片面积，对生产成本要求较高。

发明内容

本发明的目的在于克服现有技术的不足，提供一种应用于高速接口电路的无参考时钟输入的时钟数据恢复电路，在粗调锁频过程利用计数器和伪二进制搜索算法加速电路频率调节，并克服电路失锁现象；在精调锁相过程中利用数字滤波器替代传统模拟滤波器减小芯片面积，增加电路鲁棒性。为保证电路在宽速率范围工作，设计了低相噪宽频率VCO，从而满足不同接口协议的应用要求。

本发明目的通过如下技术方案予以实现：

提供一种应用于高速接口电路的无参考时钟输入的时钟和数据恢复电路，包括粗调锁频模块和精调相位模块；

所述粗调锁频模块对以压控振荡器VCO输出时钟作为时钟采集的输入的数据DATA和输入的数据DATA分别计数，比较计数值的大小，如果小于，则调高压控振荡器VCO的输出时钟的频率，如果相同，则降低压控振荡器VCO的输出时钟的频率，直至压控振荡器VCO的输出时钟的频率变化值小于设定阈值，锁定输出时钟的频率；

所述精调相位模块采用压控振荡器VCO输出的四相时钟作为时钟信号，采集输入的数据DATA，对采集的数据进行相位关系判别，调整压控振荡器VCO的输出时钟的的相位。

优选的，所述粗调锁频模块包括第一高速采样器，缓冲器、第一计数器电路、第二计数器电路、比较器、伪二进制搜索算法模块、电压调整器、电流舵DAC和压控振荡器VCO；

第一高速采样器的时钟端连接压控振荡器VCO输出的四相时钟之一，采集输入的数据DATA；

缓冲器对输入的数据DATA进行缓冲；

第一计数器电路对缓冲器中的数据DATA进行计数；