[发明专利]半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，在源漏凹槽的侧壁上形成有扩散阻挡层，一方面不会降低后续在源漏凹槽中外延生长的应力层向沟道区引入的应力，另一方面还可以避免后续形成的应力层中的掺杂离子扩散到沟道区以及栅介质层中，避免结深加大以及掺杂离子再分配，从而改善短沟道效应和反短沟道效应，使其满足器件性能提高的要求。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

MOSFET器件等比例缩减至45nm及以下之后，随着晶体管栅极长度的缩小，短沟道效应(SCE)和反短沟道效应(RSCE)成为MOSFET器件性能提高的关键制约因素。目前业界通常会通过在所述栅极堆叠结构两侧的半导体衬底中进行轻掺杂漏极(lightly dopeddrain，LDD)离子注入，来制作超浅结(ultra shallow junction)，以改善SCE效应和RSCE效应，并通过非晶化离子注入(pre-amorphization implant，PAI)以及向沟道中引入应力来进一步优化LDD等注入的离子分布，以改善器件性能。然而，在实际中发现，这些方法不能完全消除短沟道效应和高漏电问题，仍然不能满足MOSFET器件性能进一步提高的要求。

发明内容

本发明的目的在于一种半导体器件及其制造方法，能够改善器件的应力沟道性能。

为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：

提供一半导体衬底，在所述半导体衬底上形成栅极堆叠结构以及覆盖在所述栅极堆叠结构侧壁上的侧墙；

刻蚀所述栅极堆叠结构和侧墙两侧的半导体衬底，以形成源漏凹槽；

在所述源漏凹槽的侧壁上形成扩散阻挡层；

外延生长至少填满所述源漏凹槽的应力层，以形成嵌入式的源漏区。

可选的，提供的所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构和所述侧墙位于所述鳍的表面上，所述源漏凹槽形成在所述栅极堆叠结构和侧墙两侧的鳍中。

可选的，在所述源漏凹槽的侧壁上形成扩散阻挡层的步骤包括：

至少对所述源漏凹槽的侧壁上的半导体衬底进行过刻蚀，以使所述源漏凹槽至少延伸到所述侧墙的部分底部的下方；

在所述源漏凹槽的侧壁和底壁上外延生长扩散阻挡层；

刻蚀去除所述源漏凹槽底部上的扩散阻挡层，而保留所述源漏凹槽侧壁上一定厚度的扩散阻挡层。

可选的，在所述过刻蚀步骤之后，且在所述外延生长步骤之前，先在所述源漏凹槽的表面上形成一层掺杂碳和/或氟的种子层，或者，对所述源漏凹槽周围的半导体衬底进行碳和/或氟离子注入。

可选的，在所述源漏凹槽的侧壁上形成扩散阻挡层的步骤包括：对所述源漏凹槽侧壁上的半导体衬底进行离子注入，以形成所述扩散阻挡层。

可选的，所述扩散阻挡层的厚度为1nm～20nm。

可选的，所述扩散阻挡层的材质包括掺杂有氮、碳和氟中的至少一种离子的硅和/或锗。

可选的，所述扩散阻挡层中掺杂的离子，在外延生长所述扩散阻挡层的过程中被掺入，或者在外延生长所述扩散阻挡层结束后以离子注入的方式被掺入。

可选的，所述扩散阻挡层中掺杂的离子浓度为