[发明专利]数据位宽可调适的处理器

说明书

本发明提供一种数据位宽可调适的微处理器，该微处理器数据位宽动态可调、且包括一数据位宽寄存器、一数据路径、一统计用寄存器以及一数据位宽调整器。该数据位宽寄存器存储至少一数据位宽。根据该数据位宽寄存器所存储的该数据位宽，该数据路径自该数据路径所接收的数据取得输入运算元并进行运算。该统计用寄存器收集该数据路径的运算结果。根据该统计用寄存器，该数据位宽调整器更新该数据位宽寄存器。

技术领域

本发明涉及处理器，特别涉及实现类神经网络算法的神经网络处理器或加速器。

背景技术

人工智能技术常使用类神经网络建立机器学习架构。类神经网络涉及复杂且大量的运算，尤其涉及大量的张量(tensor)乘法和乘加运算。如何根据神经网络算法的特殊性，设计适用于神经网络算法的处理器架构，为本技术领域一项重要课题。

发明内容

根据本申请一种实施方式所实现的一种微处理器，数据位宽动态可调，且包括一数据位宽寄存器、一数据路径、一统计用寄存器以及一数据位宽调整器。该数据位宽寄存器存储至少一数据位宽。根据该数据位宽寄存器所存储的该数据位宽，该数据路径自该数据路径所接收的数据取得输入运算元并进行运算。该统计用寄存器收集该数据路径的运算结果。根据该统计用寄存器，该数据位宽调整器，更新该数据位宽寄存器。

本发明的上述实施方式的微处理器在硬件实现上考虑类神经网络演算中数据位宽(WL，FL)需动态可变的需求，数据位宽可调适显著加速类神经网络的运算。

一种实施方式中，该数据位宽包括一字长。该数据包括一整数部分和一小数部分。该字长为该整数部分与该小数部分的总位宽。

一种实施方式中，该数据位宽包括一小数位宽。该数据包括一整数部分和一小数部分。该小数位宽为该小数部分的位宽。

下文特举实施例，并配合所附图示，详细说明本发明内容。

附图说明

图1根据本申请一种实施方式图解一微处理器100为类神经网络演算所提供的硬件架构；

图2图解该数据位宽调整器108的一种实施方式；

图3为流程图，根据本申请一种实施方式说明差值监控模块216以及小数位宽FL调整模块204的运作逻辑；

图4为流程图，根据本申请一种实施方式说明判断模块224以及字长WL调整208的运作逻辑；

图5根据本申请一种实施方式图解一微指令(μop)的格式；

图6为方块图，根据本申请一种实施方式图解一微处理器600，其中聚焦于宏指令转换为微指令的技术；

图7根据本申请一种实施方式图解微码解码有限状态机612如何解码一宏指令以及所对应的多个微指令如何执行的流程图；

图8特别图解一二阶张量(即矩阵)相乘所对应的多个微指令如何执行；

图9图解图5微指令(μop)字段A与B所指示的各32位数据的各种数据位宽(WL)；

图10根据本申请一种实施方式图解乘加运算的一数据路径1000；

图11以字长WL为8位为例，说明乘加运算所获得的数据M以及S；

图12A-1、图12A-2、图12B-1以及图12B-2因应字长WL不定，图解32位数据B的各种三位内容b_n+1b_nb_n-1；

图13根据本申请一种实施方式图解乘法器1002的硬件架构；且

图14根据本申请一种实施方式图解数据路径1000执行的一微指令(可为SIMD微指令)1400。