[发明专利]ISFET阵列的放大和读出电路

权利要求书

1.一种ISFET阵列的放大和读出电路，其特征在于包括：

阵列式开关电容放大电路，与所述ISFET阵列中ISFET器件数量相同，每一开关电容放大电路输入端配置为连接每一ISFET器件漏端，包括由PMOS构成的第一开关；

列选择电路，ISFET阵列中各列对应的开关电容放大电路的输出端连通，再通过列选择电路选择输出信号的列；

行选择电路，各列对应的开关电容放大电路的PMOS导通开关的栅极连通，再连接行选择电路选择输出信号的行。

2.根据权利要求1所述的ISFET阵列的放大和读出电路，其特征在于，所述列选择电路包括移位寄存器，用于选择输出信号的列。

3.根据权利要求1所述的ISFET阵列的放大和读出电路，其特征在于，所述开关电容放大电路还包括：第二开关、第三开关、第一电容、第二电容和放大器，其中所述第一开关一端配置为连接离子敏场效应晶体管源极另一端连接第一电容，第一电容一端与第一开关连接另一端与放大器第二输入端连接，第二开关一端与放大器第二输入端连接另一端与放大器输出端连接，第二电容一端与放大器第二输入端连接另一端与放大器输出端连接，第三开关一端与第一开关连接第一电容的一端连接另一端与共模电平连接，放大器第一输入端与共模电平连接。

4.根据权利要求1所述的ISFET阵列的放大和读出电路，其特征在于，所述开关电容放大电路还包括：第四开关和第五开关，所述第四开关连接于第二电容和放大器输出端之间；所述第五开关一端与第二电容和第四开关连接的一端连接，另一端与共模电平连接。

5.根据权利要求4所述的ISFET阵列的放大和读出电路，其特征在于，还包括时序控制模块，所述时序控制模块分别连接第一开关、第二开关、第三开关、第四开关和第五开关，以分别控制各开关的开合。

6.根据权利要求1所述的ISFET阵列的放大和读出电路，其特征在于，所述ISFET阵列分为上部阵列和下部阵列，相应的还包括上半阵列选择器和下半阵列选择器，用于选择输出信号的下部阵列或上部阵列。

7.根据权利要求1所述的ISFET阵列的放大和读出电路，其特征在于，还包括复用器，用于连接输出放大后选择出的信号。

8.根据权利要求7所述的ISFET阵列的放大和读出电路，其特征在于，复用器为多个，类型为轨到轨输出缓冲器。

9.根据权利要求1所述的ISFET阵列的放大和读出电路，其特征在于，还包括时钟控制器，用于控制开关电容放大电路中的电容充放电，以及控制列选择电路选择列。

10.根据权利要求1所述的ISFET阵列的放大和读出电路，其特征在于，所述第一电容充放电时间大于等于1μs。