[发明专利]一种基于FPGA的数据流控制模块、控制方法及电路

说明书

本发明实施例公开了一种基于FPGA的数据流控制模块、控制方法及电路，属于芯片设计领域。基于FPGA的数据流控制模块，包含外围设备总线接口、随机存取存储器、随机存取存储器控制器、主端重配置模块、流控制门控逻辑模块。通过读取数据流控制模块所连接从设备的身份及状态信息，并将身份及状态信息映射在内部的随机存取存储器对应的区域内；根据内部读取的从设备状态信息判断从设备是否可能发生数据堵塞，或根据传输的从设备信号判断从设备是否数据将要溢出或将要空闲，从而需要改变传输速率。本发明解决了外设接口端堵塞或闲置状态的产生，有效的提高外设总线的利用率；具有能根据实际传输情况，调节传输速率，降低功耗的优点。

技术领域

本发明涉及芯片设计领域，具体涉及硬件之间进行数据传输过程中数据通讯接口的通用数据流控设计。

背景技术

由于FPGA具有速度快、效率高、灵活稳定、集成度高等优点，所以在硬件逻辑验证与设计中是十分必要的。在串行通信中，因为串行总线上一般只有数据线和时钟线，串口之间多采用对数据包进行分类，以达到主从端配置信息的交流。因此，在串行通信中添加流量控制逻辑模块可以加速主从设备交流，防止出现数据堵塞或闲置状态。在论述了逻辑原理的基础上，提出了硬件实现原理，并用Verilog硬件描述语言实现数据流控制逻辑，验证了方案的可行性。

常规外设接口如SPI、UART、IIC等，并没有主端和从端交流的单独信号，所以当出现堵塞时，仅能依靠CPU进行调节，占用时间较长，影响其他IP的使用。所以需要采用流量控制逻辑，对外设接口的IP进行控制，获取外设内部状态寄存器值，在控制模块内，进行传输状态判断以及预测，并对其调整。

现有技术存在的主问题有：1)主从端无法沟通，易产生堵塞或闲置状态；2)主端无法根据实际传输情况，重新配置寄存器，调节传输速度；3)不同串口的配置，以及修改配置信息时，使用软件实现，延迟较大。

发明内容

本发明为解决常规外设接口如SPI、UART、IIC，主从端无法沟通，易产生堵塞或闲置状态的技术问题。为此，本发明提供一种基于FPGA的数据流控制模块及控制方法，它具有能根据实际情况调节传输速率，降低功耗的优点。

为了实现上述目的，本发明采用如下技术方案。

提供一种基于FPGA的数据流控制模块，包含：

外围设备总线接口(advanced peripheral bus，简称APB)，用于传输外围设备总线信号，获取设备(简称dev)状态信号；

随机存取存储器(Random access memory，简称RAM)，包含若干个区域，所述若干个区域用于分别映射设备的状态信息；

随机存取存储器控制器(Random access memory controller，简称RAMcontroller)，用于对设备数据分类，并分别存储到随机存取存储器中的区域中。

主端重配置模块(Master reconfig模块)，用于当随机存取存储器中设备内的传输状态变化过快时，提高基于FPGA的数据流控制模块所连接的从端的数据传输速率。

流控制门控逻辑模块(Fc gating logic模块)，用于传输从设备信号，通知基于FPGA的数据流控制模块所连接的从端改变接收或发送数据速率。

一种基于FPGA的数据流控制方法，包括步骤：

读取数据流控制模块所连接从设备的身份及状态信息，并将身份及状态信息映射在内部的随机存取存储器对应的区域内；

根据内部读取的从设备状态信息判断从设备是否可能发生数据堵塞，或根据传输的从设备信号判断从设备是否数据将要溢出或将要空闲，从而需要改变传输速率。