[发明专利]一种低延迟写优先级译码电路

说明书

为了消除具有2个以上写端口的写冲突，本发明提出了一种低延迟写优先级译码电路。该译码电路有2个以上的写字线输入信号以及2个以上带优先级的写字线输出信号；所有的写字线输入信号、写字线输出信号都是高有效；给定写字线输入信号由高到低的优先级顺序，每个写字线输入信号均对应一个写端口，当2个以上写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。本发明实现了按给定写优先级顺序对写操作进行排序，译码器的输出最多只有一个信号为1，消除了写冲突。同时，该译码电路具有延迟低和面积省的优点。

技术领域

本发明属于数字电路设计领域，特别涉及多端口寄存器文件写译码电路的实现方法。

背景技术

译码是将二进制代码转换成特定的One-Hot信号，译码电路能将输入二进制代码的各种状态按照其原意翻译成对应的输出信号。将输入的二进制码转换成特定的高(低)电平信号输出的逻辑电路称为译码器。

寄存器文件是中央处理器(CPU，Central Processing Unit)内部的高速存储单元，是一种特殊的静态随机存储器(SRAM，Static Random Access Memory)，具有端口数目多、速度快、面积小等优点。寄存器文件是CPU内核数据通路的核心部件，为算术逻辑等功能部件提供源操作数并保存运算结果。写译码电路是寄存器文件的关键电路，其作用是将写地址编译产生写字线信号，用来控制将相应的写数据写入存储单元。

当寄存器文件发生写冲突时，即多个写地址写同一存储单元地址，就会出现写入竞争，导致写入结果出现不确定状态，故需要增加写优先级排序机制来确保发生写冲突时，只有优先级最高的写端口所译出的写字线有效，控制其写端口上的数据写入存储单元中。而在译码电路中增加写优先级逻辑，必然增加译码器的逻辑级数，导致译码延时增大，因此，低延迟优先级译码的设计是多端口寄存器文件设计的一项重要技术。

发明内容

对于具有2个以上写端口的寄存器文件，其每个写字线信号对应一个写端口，当写字线信号为1时，表明该写字线信号对应的写端口将向当前行寄存器执行一次写操作；当超过2个写字线信号都为1时，表明此时有多个写端口都要写当前行的寄存器，发生了写冲突，将会使得当前行寄存器的值进入不确定状态。

针对具有2个写端口的寄存器文件，为了消除写冲突，本发明提出了一种低延迟写优先级译码电路。该译码电路有2个写字线输入信号，分别为w0、w1；该译码电路有2个写字线输出信号，分别为w0_wl、w1_wl；所有的写字线输入信号、写字线输出信号都是高有效，写字线输入信号的优先级顺序由高到低为w0w1，每个写字线输入信号均对应一个写端口，当2个写字线输入信号同时为1时，只有优先级最高的写字线输入信号对应的写端口向当前行寄存器执行写操作，其他低优先级的写字线输入信号均被屏蔽。

1)写字线输入信号w0经过第一缓冲器产生写字线输出信号w0_wl，写字线输出信号w0_wl的逻辑级数为2级。

2)写字线输入信号w0经过第一反相器产生信号w0_bar；信号w0_bar、写字线输入信号w1接至第一二输入与非门的输入端，经第一二输入与非门的输出端输出后再经过第二反相器产生写字线输出信号w1_wl。

当写字线输入信号w0为1时，写字线输入信号w1被屏蔽其对应的输出总是为0；当写字线输入信号w0为0时，写字线输入信号w1为1时，写字线输入信号w1对应的写端口能够向当前行寄存器执行写操作而输出写字线输出信号w1_wl；写字线输出信号w1_wl的逻辑级数为3级。