[发明专利]半导体存储装置

说明书

实施方式提供一种能够提高处理能力的半导体存储装置。根据实施方式，半导体存储装置包含：连结电路(BHU)，包含分别连接于第一及第二位线(BL0)及(BL1)的第一及第二电路(50_0)及(50_1)；第一组(GP0)，包含经由第一数据总线(DBUS0)而与连接于第一电路(50_0)的第一读出放大器电路(SAU0)连接的第一数据寄存器(21_0)；第二组(GP1)，包含经由第二数据总线(DBUS1)而与连接于第二电路(50_1)的第二读出放大器电路(SAU1)连接的第二数据寄存器(21_1)；及存储单元阵列(18)。沿着与半导体衬底平行的第一方向，依次排列有第一组(GP0)、连结电路(BHU)、第二组(GP1)。

[相关申请案]

本申请享有以日本专利申请案2017-156530号(申请日：2017年8月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型高速缓冲存储器。

发明内容

实施方式提供一种能够提高处理能力的半导体存储装置。

实施方式的半导体存储装置包含：连结电路，设置在半导体衬底上，且包含连接于第一位线的第一电路及连接于第二位线的第二电路；第一组，包含连接于第一电路的第一读出放大器电路、及经由第一数据总线而连接于第一读出放大器电路的第一数据寄存器；第二组，包含连接于第二电路的第二读出放大器电路、及经由第二数据总线而连接于所述第二读出放大器电路的第二数据寄存器；及存储单元阵列，介隔层间绝缘膜设置在连结电路及第一及第二组的上方，且包含连接于第一位线的第一存储单元及连接于所述第二位线的第二存储单元。沿着与半导体衬底平行的第一方向，依次排列有第一组、连结电路、第二组。

附图说明

图1是具备第一实施方式的半导体存储装置的存储器系统的框图。

图2是第一实施方式的半导体存储装置的框图。

图3是第一实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图4是第一实施方式的半导体存储装置所具备的存储单元阵列的立体图。

图5是第一实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图6是第一实施方式的半导体存储装置所具备的读出放大器的电路图。

图7是第一实施方式的半导体存储装置所具备的BL连结电路、读出放大器及数据寄存器的俯视图。

图8是第一实施方式的半导体存储装置的平面布局图。

图9是第一实施方式的半导体存储装置所具备的存储单元阵列、BL连结电路、及读出放大器的剖视图。

图10是第二实施方式的半导体存储装置所具备的BL连结电路、读出放大器及数据寄存器的俯视图。

图11是第三实施方式的半导体存储装置所具备的BL连结电路、读出放大器及数据寄存器的俯视图。

图12是第四实施方式中第一例的半导体存储装置所具备的DBUS(Data Bus，数据总线)开关电路的电路图。

图13是第四实施方式中第二例的半导体存储装置所具备的DBUS开关电路的电路图。

图14是第四实施方式中第三例的半导体存储装置所具备的DBUS开关电路的电路图。

图15是第四实施方式中第四例的半导体存储装置所具备的DBUS开关电路的电路图。