[发明专利]半导体装置

说明书

本发明的实施方式提供一种能够提高处理能力的半导体装置。实施方式的半导体装置包含输入接收器与数据输入用锁存电路。数据输入用锁存电路包含：第1反相器(IV3)，输出第1信号；第2及第3反相器(IV7及IV11)，分别输出第1及第2时钟信号；第1时钟产生电路(BT1)，产生相对于第1时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第3时钟信号(CKn)；第2时钟产生电路(BT2)，产生相对于第2时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第4时钟信号(CKp)；第4反相器(IV12)，输出第1信号的反转信号；以及数据锁存电路(IV13及IV14)，将第4反相器的输出信号锁存。

[相关申请]

本申请享有以日本专利申请2017-126189号(申请日：2017年6月28日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

已知在设置在半导体衬底上的接口芯片上，通过硅贯通电极(TSV：Through-Siticon Via)而积层核心芯片的半导体装置。

发明内容

本发明的实施方式提供一种能够提高处理能力的半导体装置。

实施方式的半导体装置包含输入接收器、及连接到输入接收器的数据输入用锁存电路。数据输入用锁存电路包含：第1反相器，基于从输入接收器接收到的输入信号而输出第1信号；第2反相器，基于第1选通信号而输出第1时钟信号；第3反相器，基于第1选通信号的反转信号即第2选通信号而输出第2时钟信号；第1时钟产生电路，连接到第2反相器的输出端子，产生跃迁开始相对于第1时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比第1时钟信号的逻辑电平的跃迁速度快的第3时钟信号；第2时钟产生电路，连接到第3反相器的输出端子，产生跃迁开始相对于第2时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比第2时钟信号的逻辑电平的跃迁速度快的第4时钟信号；第4反相器，根据第3及第4时钟信号输出第1信号的反转信号；以及锁存电路，根据第3及第4时钟信号将第4反相器的输出信号锁存。

附图说明

图1是第1实施方式的半导体装置的框图。

图2是第1实施方式的半导体装置的剖视图。

图3是第1实施方式的半导体装置所具备的接口芯片的框图。

图4是第1实施方式的半导体装置所具备的接口芯片中的数据输入电路的框图。

图5是第1实施方式的半导体装置所具备的数据输入用锁存电路的电路图。

图6是表示第1实施方式的半导体装置所具备的数据输入用锁存电路中的各种信号及节点NA的电位的时序图。

图7是比较例的数据输入用锁存电路的电路图。

图8是表示比较例的数据输入用锁存电路中的各种信号及节点NA的电位的时序图。

图9是第2实施方式的半导体装置所具备的数据输入用锁存电路的电路图。

图10是表示第2实施方式的半导体装置所具备的数据输入用锁存电路中的各种信号、节点NA、及节点NB的电位的时序图。

图11是表示比较例中的各种信号、节点NA、及节点NB的电位的时序图。

图12是第3实施方式的半导体装置所具备的数据输入用锁存电路的电路图。

图13是表示第3实施方式的半导体装置所具备的数据输入用锁存电路中的各种信号、节点NA、及节点NB的电位的时序图。

图14是表示第3实施方式的半导体装置所具备的数据输入用锁存电路中的各种信号、节点NA、及节点NB的电位的时序图。