[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置包含第1及第2导电体以及第1至第4支柱。第1导电体在第1方向上延伸设置，作为第1字线发挥功能。第1支柱通过第1导电体而设置，与第1导电体的交叉部分作为第1存储单元发挥功能。第2导电体在第1方向上延伸设置，作为包含于读出放大器且连接在第1存储单元的第1晶体管的栅极电极发挥功能。第2支柱在第1方向上的第2导电体的一端部分设置在第2导电体上。第3支柱在第1方向上的第2导电体的另一端部分设置在第2导电体上。第4支柱配置在第2支柱与第3支柱之间，设置在第2导电体上。

[相关申请案]

本申请案享有将日本专利申请案2017-176657号(申请日：2017年9月14日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有存储单元三维地积层而成的NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够高速地动作的半导体存储装置。

实施方式的半导体存储装置包含第1及第2导电体以及第1至第4支柱。第1导电体在第1方向上延伸设置，作为第1字线发挥功能。第1支柱通过第1导电体而设置，与第1导电体的交叉部分作为第1存储单元发挥功能。第2导电体在第1方向上延伸设置，作为包含于读出放大器且连接在第1存储单元的第1晶体管的栅极电极发挥功能。第2支柱在第1方向上的第2导电体的一端部分设置在第2导电体上。第3支柱在第1方向上的第2导电体的另一端部分设置在第2导电体上。第4支柱配置在第2支柱与第3支柱之间，设置在第2导电体上。

附图说明

图1是表示第1实施方式的半导体存储装置的整体构成的一例的框图。

图2是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的构成例的电路图。

图3是表示第1实施方式的半导体存储装置中所包含的存储单元晶体管的阈值分布及数据分配的一例的图。

图4是第1实施方式的半导体存储装置中所包含的行解码器模块的详细构成例的框图。

图5是表示第1实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。

图6是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。

图7是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的平面布局的一例的图。

图8是沿图7所示的VIII-VIII的存储单元阵列的剖视图。

图9是表示第1实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的剖面构造的一例的图。

图10是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的平面布局的一例的图。

图11是表示第1实施方式的半导体存储装置的读出动作的一例的流程图。

图12是表示第1实施方式的半导体存储装置的读出动作的波形的一例的图。

图13是表示第2实施方式的半导体存储装置的读出动作的波形的一例的图。

图14是表示第3实施方式的半导体存储装置的读出动作的波形的一例的图。

图15是表示第4实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。

图16是表示第4实施方式的半导体存储装置中所包含的读出放大器模块的平面布局的一例的图。