[发明专利]一种分数阶忆容器的等效电路

权利要求书

1.一种分数阶忆容器的等效电路，其特征在于所述分数阶忆容器的等效电路的两端分别为分数阶忆容器的等效电路的端子A和分数阶忆容器的等效电路的端子B；控制信号α加在分数阶忆容器的等效电路的端子C与分数阶忆容器的等效电路的端子GND之间；

所述分数阶忆容器的等效电路的端子A分别与第一电流传输器(1)的端子E1+、频率/电压转换器(24)的端子Fi和第一电容(22)的端子C12连接；

分数阶忆容器的等效电路的端子B与第二电流传输器(18)的端子E2-连接；

第一电流传输器(1)的端子E1-与第二电阻(26)的端子R22连接，第一电流传输器(1)的端子E1i分别与第一电阻(25)的端子R12、第二放大模块(4)的端子W21连接，第二放大模块(4)的端子W22与压控移相器(19)的端子Φ0连接；第一电流传输器(1)的端子E1o与第一放大模块(2)的端子W11连接，第一放大模块(2)的端子W12与第一乘法器(3)的端子X1连接，第一乘法器(3)的端子Y1与电压源(5)的端子U0连接；

第一乘法器(3)的端子P1分别与第二乘法器(6)的端子X2、第五乘法器(12)的端子X5和第三加法器(14)的端子B3连接，第二乘法器(6)的端子Y2与第一运算模块(7)的端子K12连接，第二乘法器(6)的端子P2分别与第一加法器(8)的端子A1和第三乘法器(9)的端子X3连接，第一加法器(8)的端子B1与第三乘法器(9)的端子P3连接，第一加法器(8)的端子S1与第四乘法器(10)的端子X4连接，第四乘法器(10)的端子Y4与压控移相器(19)的端子Φ2连接，第四乘法器(10)的端子P4与第二加法器(11)的端子A2连接；第二加法器(11)的端子B2与第五乘法器(12)的端子P5连接，第五乘法器(12)的端子Y5与第三运算模块(17)的端子K32连接；

第二加法器(11)的端子S2与第六乘法器(13)的端子X6连接，第六乘法器(13)的端子Y6与第二运算模块(15)的端子K22连接，第六乘法器(13)的端子P6与第三加法器(14)的端子A3连接；第三加法器(14)的端子S3与模拟反相器(16)的端子Hi连接，模拟反相器(16)的端子Ho与第二电流传输器(18)的端子E2+连接，第二电流传输器(18)的端子E2i与第三电流传输器(20)的端子E3i连接，第三电流传输器(20)的端子E3-与第一电容(22)的端子C11连接；

频率/电压转换器(24)的端子Vo与第四运算模块(23)的端子K41连接，第四运算模块(23)的端子K42与第七乘法器(21)的端子X7连接，第七乘法器(21)的端子P7与第三乘法器(9)的端子Y3连接；

分数阶忆容器的等效电路的端子C分别与第一运算模块(7)的端子K11、第二运算模块(15)的端子K21、第三运算模块(17)的端子K31、压控移相器(19)的端子Φ1和第七乘法器(21)的端子Y7连接；

分数阶忆容器的等效电路的端子GND分别与第三电流传输器(20)的端子E3+、第二电阻(26)的端子R21和第一电阻(25)的端子R11连接；

所述分数阶忆容器的等效电路的电容值C_M：

D_M＝D₁+D₂{1+K₂[K₃+K₁(Fα+1)WR₁I sin(2πft-π/2α)]} (2)

式(1)式(2)中：D_M表示分数阶忆容器的等效电路的容纳值；

D₁表示第一电容(22)的容纳值；

D₂表示电压源(5)的电压输出值；

I表示输入电流i_a(t)的幅值；

K₁表示第一运算模块(7)的电压输出值；

K₂表示第二运算模块(15)的电压输出值；

K₃表示第三运算模块(17)的电压输出值；

F表示第四运算模块(23)的电压输出值；

W表示第二放大模块(4)的电压放大倍数；

R₁表示第一电阻(25)的电阻值；

f表示输入电流i_a(t)的频率值；

t表示以秒为单位的时间值；

α表示忆容器的分数阶阶次，所述分数阶阶次等于控制信号的电压值；

所述第一运算模块(7)由1.2V电源(39)、第十一电阻(40)、第十二电阻(41)、第十三电阻(42)、第五运算放大器(43)和第十四电阻(44)组成；

第十四电阻(44)的端子R142分别与第十三电阻(42)的端子R131和第五运算放大器(43)的端子V5-连接，第五运算放大器(43)的端子V5+分别与第十一电阻(40)的端子R112和第十二电阻(41)的端子R121连接，第十一电阻(40)的端子R111与1.2V电源(39)的端子U1连接；第十二电阻(41)的端子R122与分数阶忆容器的等效电路的端子GND连接；

所述第一运算模块(7)的两端为端子K11和端子K12，第十四电阻(44)的端子R141与第一运算模块(7)的端子K11连接，第五运算放大器(43)的端子V5o和第十三电阻(42)的端子R132与第一运算模块(7)的端子K12连接；

所述第二运算模块(15)由第十五电阻(45)、第六运算放大器(46)、第十七电阻(47)、第十八电阻(48)、第十九电阻(49)、第七运算放大器(50)、第二十电阻(51)、-1V电源(52)和第十六电阻(53)组成；

第十五电阻(45)的端子R152分别与第十六电阻(53)的端子R161和第六运算放大器(46)的端子V6-连接，第六运算放大器(46)的端子V6o分别与第十六电阻(53)的端子R162和第十七电阻(47)的端子R171连接，第十七电阻(47)的端子R172分别与第十八电阻(48)的端子R181和第七运算放大器(50)的端子V7+连接，第七运算放大器(50)的端子V7-分别与第十九电阻(49)的端子R191和第二十电阻(51)的端子R202连接，第二十电阻(51)的端子R201与-1V电源(52)的端子U2连接；第六运算放大器(46)的端子V6+和第十八电阻(48)的端子R182与分数阶忆容器的等效电路的端子GND连接；

所述第二运算模块(15)的两端为端子K21和端子K22，第十五电阻(45)的端子R151与第二运算模块(15)的端子K21连接，第十九电阻(49)的端子R192和第七运算放大器(50)的端子V7o与第二运算模块(15)的端子K22连接；

所述第三运算模块(17)由第二十一电阻(54)、第八运算放大器(55)、第二十三电阻(56)、第二十四电阻(57)、第二十五电阻(58)、第九运算放大器(59)、第二十六电阻(60)、0.5V电源(61)和第二十二电阻(62)组成；

第二十一电阻(54)的端子R212分别与第二十二电阻(62)的端子R221和第八运算放大器(55)的端子V8-连接，第八运算放大器(55)的端子V8o分别与第二十二电阻(62)的端子R222和第二十三电阻(56)的端子R231连接，第二十三电阻(56)的端子R232分别与第二十四电阻(57)的端子R241和第九运算放大器(59)的端子V9+连接，第九运算放大器(59)的端子V9-分别与第二十五电阻(58)的端子R251和第二十六电阻(60)的端子R262连接，第二十六电阻(60)的端子R261与0.5V电源(61)的端子U3连接；第八运算放大器(55)的端子V8+和第二十四电阻(57)的端子R242与分数阶忆容器的等效电路的端子GND连接；

第三运算模块(17)的两端为端子K31和端子K32，第二十一电阻(54)的端子R211与第三运算模块(17)的端子K31连接，第二十五电阻(58)的端子R252和第九运算放大器(59)的端子V9o与第三运算模块(17)的端子K32连接；

所述第四运算模块(23)由第二十七电阻(63)、第二十八电阻(64)、第十运算放大器(65)、第三十一电阻(66)、第十一运算放大器(67)、第三十二电阻(68)、第三十电阻(69)、第二十九电阻(70)和1V电源(71)组成；

第二十七电阻(63)的端子R272分别与第二十八电阻(64)的端子R281和第十运算放大器(65)的端子V10+连接，第十运算放大器(65)的端子V10-分别与第三十电阻(69)的端子R301和第二十九电阻(70)的端子R292连接，第二十九电阻(70)的端子R291与1V电源(71)的端子U4连接；第十运算放大器(65)的端子V10o分别与第三十电阻(69)的端子R302和第三十一电阻(66)的端子R311连接，第三十一电阻(66)的端子R312分别与第十一运算放大器(67)的端子V11-和第三十二电阻(68)的端子R321连接；第十一运算放大器(67)的端子V11+和第二十八电阻(64)的端子R282与分数阶忆容器的等效电路的端子GND连接；

第四运算模块(23)的两端为端子K41和端子K42，第二十七电阻(63)的端子R271与第四运算模块(23)的端子K41连接，第三十二电阻(68)的端子R322和第十一运算放大器(67)的端子V11o与第四运算模块(23)的端子K42连接。