[发明专利]一种分路实现高速数据累加电路

权利要求书

1.一种分路实现高速数据累加电路，其特征在于，包括din输入信号、clk时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q端以及第二选择器的输入D端连接，所述第二选择器的输入D端分别与所述第二选择器输出QN端连接、所述第一累加器的输出Q端以及第一加法器的输入端连接，所述clk输入信号分别与所述第一累加器的输入CLK端和第二累加器的输入CLK端连接，所述第二累加器的输出Q端与所述第一加法器的输入端连接，通过上述二分频电路产生数据选择信号dsel，通过这个数据选择信号dsel选择从输入频率字信号din依次间隔提取出din_1和din_2；并分别延迟一个时钟得到din_1_d信号和din_2_d信号；

所述din_1_d信号和所述din_2_d信号分别与所述第一加法器连接，所述第一加法器的输出信号与所述第三累加器的输入D端连接，所述第三累加器的输出Q端与所述第二加法器的输入端连接，所述第二加法器的输出端与所述第四累加器的输入D端连接，所述第四累加器的输出Q端与所述第二加法器的输入端连接，所述clkdiv2输入信号分别与所述第三累加器的输入CLK端和所述第四累加器的输入CLK端连接，将din_1_d和din_2_d相加，相加的结果add0在二分频时钟周期下进行累加，得到累加值sum0，将din_1和din_2_d相加，相加的结果add1在二分频时钟周期下进行累加，得到累加值sum1，将两个在二分频时钟周期下累加得到的累加值sum0和sum1通多第三选择器依次选择合并成一个sum信号输出，即得到完整的频率累加值。