[发明专利]垂直纳米线晶体管与其制作方法

说明书

本申请提供了一种垂直纳米线晶体管与其制作方法。该制作方法包括：步骤S1，提供包括衬底与位于衬底上的多个间隔的纳米线的基底，各纳米线包括子纳米线，各子纳米线包括第一端部、中间部和第二端部；步骤S2，形成栅介质层与栅极；步骤S3，在衬底表面上形成层间介质层；步骤S4，在层间介质层中形成相互隔离的第一接触孔与第二接触孔，第一接触孔与第一端部的侧面连接，第二接触孔与第二端部的侧面连接；步骤S5，在第一接触孔和/或第二接触孔中填充重掺杂材料，高温退火扩散，横向掺杂，形成漏区和/或源区。该制作方法中，采用横向扩散的方法，形成均匀掺杂的源区和/或漏区，使得垂直纳米线晶体管的源漏区的掺杂工艺较简单并容易控制。

技术领域

本申请涉及半导体领域，具体而言，涉及一种垂直纳米线晶体管与其制作方法。

背景技术

CMOS集成电路微缩持续发展，器件结构从二维平面结构(2D planar)到三维的鳍式场效应晶体管(3D Fin Field Effect Transisitor，简称3D Fin FET)，再到三维水平结构的环栅纳米线场效应晶体管(3D Lateral Gate-All-Around Nanowire Field EffectTransisitor简称3D Lateral NW FET)，未来为了更高集成度，将发展到三维垂直结构的环栅纳米线场效应晶体管(3D Vertical Gate-All-Around Nanowire Field EffectTransisitor，简称3D Vertical NW FET或垂直纳米线晶体管)。垂直纳米线晶体管可以更好地抑制短沟道效应，因其圆柱形环栅结构具备最佳的栅控能力，抑制了拐角效应，栅电极可以更好地从多个方向对沟道区形成静电控制。

3D Vertical NW FET的制造方法包含两大类：一是利用纳米技术的自下而上，一是兼容传统CMOS工艺的自上而下。前一种由于工艺缺陷，工艺控制问题很难被大规模集成。兼容传统CMOS工艺主要包括：垂直刻蚀、选择腐蚀再外延生长以及多晶硅沉积等方式。

3D Vertical NW FET还可以采用多层SiGe/Si叠层生长再刻蚀形成垂直纳米线，再接着选择腐蚀SiGe或者Si制作栅电极的方式。该方法需要复杂的多层外延工艺，沟道质量与界面质量难以保证。

上述的3D Vertical NW FET的制作方法中，源漏区的掺杂以及金属接触技术面临很多挑战，主要是包括工艺复杂以及接触面积过大这两个问题。

发明内容

本申请的主要目的在于提供一种垂直纳米线晶体管与其制作方法，以解决现有技术中源漏区的掺杂工艺较复杂的问题。

为了实现上述目的，根据本申请的一个方面，提供了垂直纳米线晶体管的制作方法，该制作方法包括：步骤S1，提供基底，上述基底包括衬底与位于上述衬底上的多个间隔的纳米线，各上述纳米线包括从下至上依次连接的至少一个子纳米线，各上述子纳米线包括依次连接的第一端部、中间部以及第二端部，其中，与上述衬底连接的上述子纳米线通过上述第一端部与上述衬底连接；步骤S2，在上述纳米线的外表面上形成栅介质层，在上述中间部对应的上述栅介质层的外表面上形成栅极；步骤S3，在裸露的上述衬底表面上形成层间介质层；步骤S4，刻蚀去除部分上述层间介质层以及部分上述栅介质层，在上述层间介质层中形成相互隔离的第一接触孔与第二接触孔，上述第一接触孔与上述第一端部的侧面连接，上述第二接触孔与上述第二端部的侧面连接；步骤S5，在上述第一接触孔和/或上述第二接触孔中填充重掺杂材料，并进行退火，上述重掺杂材料中的掺杂杂质横向扩散，使得上述第一端部和/或上述第二端部选择形成漏区和/或源区。

进一步地，上述重掺杂材料的掺杂浓度大于1.0×10¹⁹/cm³。

进一步地，上述步骤S2包括：在上述衬底的裸露表面上以及上述纳米线的裸露表面上形成上述栅介质层；在上述栅介质层的裸露表面上沉积栅材料；去除部分的上述栅材料，剩余的上述栅材料形成上述栅极。