[发明专利]半导体存储装置

说明书

实施方式提供一种能够提高处理能力的半导体存储装置。根据实施方式，半导体存储装置包含：第1至第6存储器单元(MT)；依次配置的第1至第3位线(BL)；依次配置的第4至第6位线(BL)；读出放大器(20)，包含分别连接在第1至第6位线(BL)的第1至第6读出电路(SAU)，且第1及第4读出电路(SAU)、第2及第5读出电路(SAU)、及第3及第6读出电路(SAU)分别相邻；数据寄存器(21)，包含连接在第1及第4读出电路(SAU)的第1及第4锁存电路(XDL)、连接在第2及第5读出电路(SAU)的第2及第5锁存电路(XDL)、及连接在第3及第6读出电路(SAU)的第3及第6锁存电路(XDL)；以及输入输出电路(10)。

[相关申请案]

本申请案享有以日本专利申请案2017-157575号(申请日：2017年8月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(与非)型闪速存储器。

发明内容

实施方式提供一种能够提高处理能力的半导体存储装置。

所述实施方式的半导体存储装置包括：存储器单元阵列，包含第1至第6存储器单元；第1至第3位线，分别连接在第1至第3存储器单元，且沿着第1方向依次配置；第4至第6位线，分别连接在第4至第6存储器单元，且沿着第1方向依次配置；读出放大器，包含分别连接在第1至第6位线的第1至第6读出电路，且第1读出电路与第4读出电路沿着第2方向相邻，第2读出电路与第5读出电路沿着第2方向相邻，第3读出电路与第6读出电路沿着第2方向相邻；所述数据寄存器，包含分别连接在第1至第6读出电路的第1至第6锁存电路，且第1及第4锁存电路经由第1总线而连接在第1及第4读出电路，第2及第5锁存电路经由第2总线而连接在第2及第5读出电路，第3及第6锁存电路经由第3总线而连接在第3及第6读出电路；以及输入输出电路，经由第1数据线而与第1及第4锁存电路连接，经由第2数据线而与第2及第5锁存电路连接，经由第3数据线而与第3及第6锁存电路连接。

附图说明

图1是具备第1实施方式的半导体存储装置的存储器系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置所具备的存储器单元阵列的电路图。

图4是第1实施方式的半导体存储装置所具备的存储器单元阵列的剖视图。

图5是第1实施方式的半导体存储装置所具备的读出放大器的电路图。

图6是第1实施方式的半导体存储装置中的存储器单元阵列、BL连接(hookup)电路、读出放大器、及数据寄存器的布局图。

图7是第1实施方式的半导体存储装置中的位线、BL连接电路、及读出放大器的布局图。

图8是第1实施方式的半导体存储装置中的读出放大器及数据寄存器的布局图。

图9是表示第1实施方式的半导体存储装置中的位线、读出放大器线、读出放大器单元、总线DBUS、锁存电路XDL、及数据线IO的关系的表。

图10是具备第1实施方式的半导体存储装置的存储器系统中的第1单元读出及高速缓冲存储器读出时的各种信号的时序图。

图11是具备第1实施方式的半导体存储装置的存储器系统中的第2单元读出及高速缓冲存储器读出时的各种信号的时序图。

图12是第1实施方式的半导体存储装置中的读出动作时的流程图。

图13是表示第1实施方式的半导体存储装置中的读出动作时的数据传输的例的图。