[发明专利]一种AES加密装置、芯片及系统

说明书

本发明公开了一种AES加密装置及系统，包括：移位阵列模块，用于将输入的状态矩阵中不同行的待加密数据进行循环位移并输出第一列矩阵；字节代换模块，用于对第一列矩阵中的每个字节执行字节代换处理，得到第二列矩阵；列混淆模块，用于将第二列矩阵进行列混淆处理，得到第三列矩阵；轮密钥加模块，用于对第三列矩阵执行轮密钥加处理，并对处理后的第三列矩阵进行存储以得到中间状态矩阵；轮密钥加模块还用于将中间状态矩阵输出至移位阵列模块进行加密迭代以完成加密。采用本发明的AES加密装置及系统，能够有效简化电路结构、减小电路面积、降低制备成本以及减小逻辑运算延时。

技术领域

本发明涉及安全技术领域，尤其涉及一种AES加密装置、芯片及系统。

背景技术

AES(Advanced Encryption Standard，即高级加密标准)是由NIST(美国国家标准与技术研究院)于2001年发布的加密算法，已被广泛应用于加密协议、通信协议和通信终端中。NIST确定的AES算法标准将分组长度固定为128位，仅支持128位、192位或256位的密钥长度。AES算法由加密、解密和密钥扩展三种基本运算构成，所有的运算都是基于完整的字节操作。AES加密运算和解密运算都采取迭代结构，不同密钥长度在加密或解密运算中迭代的轮数不同，128位、192位和256位的密钥长度分别对应10轮、12轮和14轮的迭代运算。如图1所示，AES算法除去最后一轮运算之外，其它每轮加密运算均包含字节代换、行移位、列混淆和轮密钥加操作，而解密运算分别为对应的逆操作。

现有的分组密码的操作模式是以分组密钥为基础的密码装置，主要分为反馈模式和非反馈模式，其中，反馈模式中每一组数据的加密都需要上一组数据的加密结果参与，各组数据的加密过程只能串行执行；非反馈模式中每组数据的加密是相互独立的，各组数据可并行加密。

现有的反馈模式大多采用Round-based型电路来实现分组密码或解密操作，非反馈模式普遍采用并行型电路；其中，Round-based型电路对分组数据的加密过程只能串行执行，对分组数据进行1次运算只能完成1轮加密或解密运算。如图2所示，Round-based型电路包括第一选择器、密钥扩展模块，以及与第一选择器顺次连接的字节代换模块、行位移模块、列混淆模块、第二选择器、轮密钥加模块。发明人在实施本发明的过程中发现：由于AES算法标准将分组长度固定为128位，且所有的运算都是基于完整的字节操作，则Round-based型电路中各个模块均需16个8位的逻辑运算单元才能支持各模块的逻辑运算，这就使得现有的Round-based型电路的电路结构复杂、电路面积大、制备成本高；并且其逻辑运算较多，还存在较大的延时问题。

发明内容

针对上述问题，本发明的一种AES加密装置及系统能够有效简化电路结构、减小电路面积、降低制备成本以及减小逻辑运算延时。

为解决上述技术问题，本发明的一种AES加密装置，包括：

移位阵列模块，用于将输入的状态矩阵中不同行的待加密数据按照不同偏移量进行循环位移，并依次输出第一列矩阵；所述第一列矩阵用于指示状态矩阵移位后的列数据；

字节代换模块，与所述移位阵列模块连接，用于在每次输入所述第一列矩阵时，对所述第一列矩阵中的每个字节执行字节代换处理，得到第二列矩阵；

列混淆模块，与所述字节代换模块连接，用于在每次输入所述第二列矩阵时，将所述第二列矩阵进行列混淆处理，得到第三列矩阵；

轮密钥加模块，与所述列混淆模块连接，用于在每次输入所述第三列矩阵时，对所述第三列矩阵执行轮密钥加处理，并对处理后的所述第三列矩阵进行存储以得到中间状态矩阵；

所述轮密钥加模块，还用于在获取到所述中间状态矩阵时，将所述中间状态矩阵输出至所述移位阵列模块进行加密迭代，并在加密迭代的轮数达到预设数量阈值时，输出对应的中间状态矩阵以完成加密。