[发明专利]具有耐压结构的半导体器件及其制作方法

说明书

本发明提供了一种具有耐压结构的半导体器件及其制作方法，涉及半导体芯片技术领域，包括：N型衬底、N+区、P‑体区、耐压氧化层、多晶硅区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属。其中，耐压氧化层分别设置在N+区的中央区的两侧，且分别与N+区的侧边区相贴合，耐压氧化层为凹形氧化层，多晶硅区填充在耐压氧化层凹形区域内。该技术方案缓解了现有技术存在的器件结构耐压性能差的技术问题，有效保证了器件的耐压性能，提高了半导体器件的饱和电流，减小了器件的导通电阻，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能。

技术领域

本发明涉及半导体芯片技术领域，尤其是涉及一种具有耐压结构的半导体器件及其制作方法。

背景技术

目前，MOS器件结构主要包括为源极金属、介质层隔离、多晶栅极、栅极氧化层、器件P-型体区、器件N+源区、器件N型外延层、器件N型衬底和器件漏极金属。在实现本发明过程中，发明人发现现有技术中至少存在如下问题：MOS器件导通电阻大，器件导通时，电子会从N型源极出发，穿过沟道，N型外延层，N型衬底，最终到达漏极。若要提高器件耐压，则N型外延层必须要很厚，越厚的N型外延层，器件的导通电阻就会越大。若要提高器件耐压，通常会增加终端耐压结构，极大的浪费了器件面积。因此，现有技术存在器件结构耐压性能差的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种具有耐压结构的半导体器件及其制作方法，以缓解现有技术存在的器件结构耐压性能差的技术问题。

第一方面，本发明实施例提供了一种具有耐压结构的半导体器件，包括：N型衬底、N+区、P-体区、耐压氧化层、多晶硅区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；

N+区为由中央区、底边区和侧边区组成的电子漂移区；

N型衬底的上方与N+区的底边区连接， N+区的内表面向中央区延伸为P-体区，耐压氧化层分别设置在N+区的中央区的两侧，且分别与N+区的侧边区相贴合，耐压氧化层为凹形氧化层，多晶硅区填充在耐压氧化层凹形区域内， P-体区的上表面与耐压氧化层相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，耐压氧化层、多晶硅区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层。

进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的底部与N+区的底部相贴合。

进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的侧边与N+区的中央区距离L1，和耐压氧化层的底部与N+区的底部的距离L2相等。

进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的厚度为0.5 ~0.8μm。

进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的宽度为2~5μm。

进一步的，本发明实施例提供的具有耐压结构的半导体器件中，耐压氧化层的凹形区域的深度为2~10μm。

进一步的，本发明实施例提供的具有耐压结构的半导体器件中， N+区为N型重掺杂区，掺杂剂量为1E15~2E15，截面宽度为2~5μm。

进一步的，本发明实施例提供的具有耐压结构的半导体器件中， N+区采用由TBI材料聚合的PTBI2T电子漂移层。

第二方面，本发明实施例提供了一种具有耐压结构的半导体器件的制作方法，包括：

提供N型衬底，在N型衬底的上表面形成N+外延层，在N+外延层的上表面形成P-外延层，外延后进行表面平坦化；

在P-外延层的两侧形成深沟槽；