[发明专利]存储器晶体管到高K、金属栅极CMOS工艺流程中的集成

说明书

本申请涉及存储器晶体管到高K、金属栅极CMOS工艺流程中的集成。描述了包括基于嵌入式SONOS的非易失性存储器(NVM)和MOS晶体管的存储器单元以及形成存储器单元的方法。一般地，所述方法包括：在包括NVM区和多个MOS区的基底的所述NVM区中形成NVM晶体管的栅极堆叠；以及在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成包括在所述NVM晶体管的所述栅极堆叠中的所述高k电介质材料和在所述多个MOS区中的高k栅极电介质的阻挡电介质。在一个实施例中，第一金属层被沉积在高k电介质材料的上面以及被图案化以同时形成在所述NVM晶体管的所述栅极堆叠上面的金属栅极和在MOS区中的一个中的场效应晶体管的金属栅极。

本申请是申请日为2014年9月8日，申请号为201480035173.5，发明名称为“存储器晶体管到高K、金属栅极CMOS工艺流程中的集成”的申请的分案申请。

相关申请的交叉引用

本申请根据35U.S.C.119(e)要求于2013年9月27日递交的美国临时专利申请序列号61/883,873的优先权的权益，其通过引用并入本文。

技术领域

本公开一般地涉及半导体器件，并且更具体涉及包括基于嵌入式或一体形成的SONOS的非易失性存储器(NVM)晶体管和包括高k电介质和金属栅极的金属氧化物半导体(MOS)晶体管的存储器单元以及用于制造该存储器单元的方法。

背景

对于许多应用，诸如片上系统，期望的是基底基于金属氧化物半导体(MOS)场效应晶体管和非易失性存储器(NVM)晶体管在单个芯片或基底上集成逻辑器件和接口电路。这种集成会严重影响MOS晶体管和NVM晶体管的制造工艺。MOS晶体管通常是使用基准或基线互补金属氧化物半导体(CMOS)工艺流程来制造的，包含导体、半导体和电介质材料的形成和图案化。在这样的CMOS工艺流程中使用的这些材料的组合以及处理试剂的组合和浓度以及温度对于每个操作是严格控制的，以确保所得到的MOS晶体管将正常运行。

非易失性存储器(NVM)器件包括非易失性存储器晶体管、基于硅-氧化物-氮化物-氧化物-半导体(SONOS)的晶体管，其包括电荷捕获栅极堆叠，在其中存储或捕获的电荷改变非易失性存储晶体管的阈值电压以将信息存储为逻辑1或0。电荷捕获栅极堆叠的形成涉及在两个介电或氧化物层之间夹着的氮化物或氧氮化物电荷捕获层的形成，其使用显著不同于基线CMOS工艺流程的材料和工艺制造，并且可以不利地影响MOS晶体管的制造或受到MOS晶体管的制造的不利影响。

特别地，形成MOS晶体管的栅极氧化物或电介质可以通过改变电荷捕获层的厚度或组合物而显著降低先前形成的电荷捕获栅极堆叠的性能。在28nm以及大于28nm时，CMOS技术将切换成使用薄的高k电介质代替二氧化硅或氮氧化硅以及使用金属栅极而不是多晶硅。这些元素的工艺流程是与当前CMOS和NVM工艺流程显著不同的。此外，这种集成会严重影响基线CMOS工艺流程，并且通常需要相当数量的掩膜组和工艺步骤，这就增加了制造器件的费用，并可能降低工作器件的产量。

发明内容

本申请至少包括以下方面：

1)一种方法，包括：

在基底的非易失性存储器(NVM)区中形成NVM晶体管的栅极堆叠，所述基底包括所述NVM区和多个金属氧化物半导体(MOS)区；以及

在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成阻挡电介质，所述阻挡电介质包括在所述NVM晶体管的所述栅极堆叠中的高k电介质材料和在所述多个MOS区中的高k栅极电介质。

2)根据1)所述的方法，还包括在沉积所述高k电介质材料之前：