[发明专利]数据读取方法及其存储器存储装置

说明书

本发明提供一种用于存储器存储装置的数据读取方法。数据读取方法包含：自主机系统接收第一读取指令以读取第一数据，计算第一数据的错误比特数，以及对第一数据进行更正。若错误比特数不大于预定数量，则完成对第一数据的更正，且在预先定义的定时上，回传所更正的第一数据。若错误比特数大于预定数量，则完成对第一数据的更正，且在预先定义的定时之后，回传所更正的第一数据。另外，本发明也提供使用此数据读取方法的存储器存储装置。

技术领域

本发明涉及一种存储器存储装置，尤其涉及一种数据读取方法以及一种使用此数据读取方法的存储器存储装置。

背景技术

一般而言，待写入可复写式非易失性存储器(rewritable non-volatile memory，NVM)的数据可根据错误更正码(Error Correcting Code，ECC)来进行编码。自可复写式非易失性存储器读取的数据也可通过对应的解码程序来加以处理。为改良可靠性，在非易失性存储器的技术中广泛使用多比特错误更正码机制。然而，在多比特错误更正码机制下，与仅一比特的更正相比，更正多比特会产生更多的延迟与耗费更多电力。

幸运的是，现行可复写式非易失性存储器中，同一笔读取数据中很少出现多比特的错误。由于上述理由，尽管少数情况需要，每次都进行完整错误更正码计算实属不智又浪费。因此，对于本技术领域技术人员而言，如何提升在多比特错误更正码机制下读取数据的效率是一门重要的课题。

发明内容

因此，本发明提供一种数据读取方法以及一种使用此数据读取方法的存储器存储装置。通过采取此数据读取方法，可减少平均读取时间，因而可提升系统效率。

本发明的一例示性实施例提供一种用于存储器存储装置的数据读取方法。数据读取方法包含：自主机系统接收第一读取指令以读取第一数据；计算第一数据的错误比特数；以及对第一数据进行更正。若错误比特数不大于预定数量，则完成对第一数据的更正，且在预先定义的定时上，回传所更正的第一数据。若错误比特数大于预定数量，则完成对第一数据的更正，且在预先定义的定时之后，回传所更正的第一数据。

本发明的另一例示性实施例提供一种存储器存储装置。存储器存储装置包含主机接口、存储器阵列以及存储器控制器。主机接口用以耦接至主机系统。存储器控制器耦接至主机接口与存储器阵列。存储器控制器自主机系统接收第一读取指令以读取第一数据，计算第一数据的错误比特数，以及对第一数据进行更正。若错误比特数不大于预定数量，存储器控制器完成对第一数据的更正，且在预先定义的定时上，将所更正的第一数据回传至主机系统。若错误比特数大于预定数量，存储器控制器完成对第一数据的更正，且在预先定义的定时后，将所更正的第一数据回传至主机系统。

基于上述，通过采取本发明所提供的数据读取方法以及存储器存储装置，若所读取数据的错误比特数不大于预定数量，所读取的数据可被更正且在指定定时上回传。另一方面，若所读取数据的错误比特数大于预定数量，所读取的数据可被更正且在后续的定时上回传。因此，可减少平均读取时间，因而提升系统效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

附图用以提供对本发明的进一步理解，并入且构成本说明书的一部分。附图说明本发明的实施例，且与文字叙述一同用以解释本发明的原理。

图1为根据本发明一实施例说明存储器存储装置的方块图。

图2为根据本发明一实施例说明数据读取方法的流程图。

附图标记说明

100：存储器存储装置 130：存储器阵列

110：主机接口 150：存储器控制器

S210、S220、S230、S240、S250：方法步骤