[发明专利]一种芯片及封装方法

说明书

本申请实施例公开了一种芯片及其封装方法。该芯片中，第一基板上的第一焊垫阵列上的各个第一焊垫与不同裸芯片上的第二管脚阵列中的相对应的各个第二管脚贴合在一起，从而实现不同裸芯片之间的短距离、高密度互连。塑封体用于包裹第一管脚、第二管脚、第一焊垫以及第一基板，从而使扇出单元和第一基板塑封成一整体结构。在该整体结构中，裸芯片上用于与芯片外围电连接的第一管脚阵列的各个第一管脚底部不被塑封体包裹，如此，各个第一管脚可以直接电连接至芯片外围。本申请实施例提供的芯片的整体尺寸主要取决于集成在一起的多颗裸芯片的尺寸，相较于现有技术，本申请实施例提供的芯片的整体尺寸较小，能够满足芯片小型化的需求。

技术领域

本领域涉及半导体封装技术领域，尤其涉及一种芯片及封装方法。

背景技术

随着集成电子技术的不断发展，对芯片性能要求也日渐提高，如功能增强、尺寸减小、 耗能与成本降低等，从而催生了3DIC(Three Dimensional Integrated Circuit，三维集成电路) 技术。硅中介层(Silicon Interposer)技术是三维集成电路中实现堆叠芯片互连的一种技术 解决方案。该技术方案使用半导体工艺在硅片上制作线宽、节点间距都比树脂基板小得多 的互连线路。从而能够将不同功能的芯片比如CPU、DRAM等可以连到同一块硅中介层上 面，通过硅中介层完成大量运算和数据交流，从而大大增加芯片在三维方向堆叠的密度、 缩短芯片之间的互连线、减小外观尺寸、显著降低噪声、减小RC延迟，并改善芯片速度和 低功耗的性能等。

然而，3DIC目前由于仍有许多瓶颈尚待克服，例如晶圆薄化良率、堆叠芯片信号引出 工艺难度高、用于芯片互连的硅通孔(Through Silicon Via，TSV)工艺难度高以及高功率 芯片堆叠后散热问题等。

而扇出型晶圆级封装(Fan-out Wafer Level Package，FoWLP)可以在晶圆上通过再布 线层将单个芯片的I/O管脚进行引出，增大单个封装面积，从而提高整体I/O管脚数量。其设 计难度不仅低于硅通孔3DIC，且封装结构接近2.5D IC，因此，扇出型晶圆级封装有望成为 先进封装技术的发展要点。

然而，现有的扇出型晶圆级封装结构中，裸芯片上用于与封装结构外围电连接的管脚 需要通过基板才能实现与封装结构外围的电连接，如此，导致封装结构的整体尺寸较大， 不能满足芯片小型化的需求。

发明内容

有鉴于此，本申请实施例提供了一种芯片及封装方法，以减小芯片整体尺寸，满足芯 片小型化的需求。

为了达到上述发明目的，本申请采用了如下技术方案：

本申请的第一方面提供了一种芯片，包括：扇出单元、第一基板和塑封体；

所述扇出单元包括集成在一起的多颗按照预设位置排列的裸芯片，每颗所述裸芯片的 第一表面上设置有第一管脚阵列和第二管脚阵列；所述第一管脚阵列包括多个第一管脚， 所述第二管脚阵列包括多个第二管脚；相邻裸芯片上的第二管脚阵列相邻；

所述第一基板包括第一表面，所述第一基板的第一表面上设置有第一再布线层以及与 所述第一再布线层电连接的第一焊垫阵列，且所述第一焊垫阵列包括多个第一焊垫；

其中，所述第一基板位于所述扇出单元的下方，并且所述第一焊垫阵列与所述第二管 脚阵列相对设置，且所述第二管脚阵列中的每个第二管脚与所述第一焊垫阵列中相对应的 第一焊垫贴合在一起，从而使不同所述裸芯片之间通过所述第一基板实现互连；

所述塑封体用于包裹所述第一管脚、所述第二管脚以及所述第一基板，从而使所述扇 出单元和第一基板塑封成一整体结构。