[发明专利]一种在介电层中限定用于导电路径的图案的方法有效

专利信息
申请号: 201810162249.0 申请日: 2018-02-27
公开(公告)号: CN108511338B 公开(公告)日: 2020-11-10
发明(设计)人: F·拉扎利诺 申请(专利权)人: IMEC非营利协会
主分类号: H01L21/311 分类号: H01L21/311;H01L21/3213
代理公司: 上海专利商标事务所有限公司 31100 代理人: 江磊;郭辉
地址: 比利*** 国省代码: 暂无信息
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摘要:
搜索关键词: 一种 介电层中 限定 用于 导电 路径 图案 方法
【说明书】:

依据本发明的一个方面,提供一种限定介电层中用于导电路径的图案的方法,该方法包括:在介电层上形成掩模层;在掩模层上形成一组纵向且平行延伸的掩模特征件,各掩模特征件包括具有一对侧壁间隔体的芯轴,掩模特征件是隔开的,以使得在掩模特征件之间形成间隙;使得有机旋涂层沉积来覆盖所述一组掩模特征件并填充所述间隙;在有机旋涂层中蚀刻第一沟槽,所述第一沟槽延伸穿过所述间隙的至少一个亚组,并使得掩模层曝露;以旋涂工艺使得平面化层沉浸来覆盖有机旋涂层并填充第一沟槽;通过蚀刻来减小平面化层和有机选涂层的厚度直至掩模特征件的上表面被曝露,由此,平面化层的剩余材料以所述间隙亚组的各间隙形成离散的第一阻断掩模;将掩模特征件之间的剩余有机旋涂材料相对于各第一阻断掩模选择性地去除,由此暴露掩模特征件之间的所述间隙中的掩模层;以及蚀刻所述间隙中的掩模层,由此形成掩模层中的第一组沟槽,至少一条所述沟槽在纵向方向上中断。

技术领域

本发明构思涉及一种在介电层中限定用于导电路径的图案的方法。

背景

现代电路制造通常包括形成用于在功能化电路中使得的半导体装置互连的电互连结构的过程。互连结构可以包括形成在基材和半导体装置上方的一个或多个金属化层级(level)或层(tier)。金属化层级包括设置在介电层中的导电路径或导电线。金属化层级的介电材料层可以隔离金属化层级的导电路径与更高和/或更低的金属化层级。不同金属化层级的导电路径可以由延伸通过介电层的导电通道互连。

金属化层级可以通过在介电层中形成包括沟槽和孔的图案、并且用导电材料填充沟槽和孔来形成。该过程可以称为双镶嵌方法。可以重复该方法以在彼此顶部上形成金属化层级的层叠体。

图案可以使用光刻技术和蚀刻形成于设置在介电层上方的掩模层中。多重图案化技术(如(光刻-蚀刻)x)或者间距分割技术(如自对齐二重图案化(SADP)或自对齐四重图案化(SAQP))可用于实现具有亚光刻临界尺寸的图案。多重图案化可以与阻断技术结合以使得能够形成中断或不连续的线路。

发明内容

本发明构思的目的在于提供一种在介电层中限定导电路径的图案的改进的方法。可从下文中理解另外的和其它目的:

依据本发明的一个方面,提供一种限定介电层中用于导电路径的图案的方法,该方法包括:

在介电层上形成掩模层;

在掩模层上形成一组纵向且平行延伸的掩模特征件,各掩模特征件包括具有一对侧壁间隔体的芯轴,掩模特征件是隔开的,以使得在掩模特征件之间形成间隙;

使得有机旋涂层沉积来覆盖掩模特征件并填充所述间隙;

在有机旋涂层中蚀刻第一沟槽,所述第一沟槽延伸跨越至少一个亚组的所述间隙,并使得掩模层曝露;

以旋涂工艺使得平面化层沉积来覆盖有机旋涂层并填充第一沟槽;

通过蚀刻来减小平面化层和有机旋涂层的厚度直至掩模特征件的上表面被曝露,由此,平面化层的剩余材料以所述间隙亚组的各间隙形成离散的第一阻断掩模;

将掩模特征件之间的剩余有机旋涂材料相对于各第一阻断掩模择性地去除,由此暴露掩模特征件之间的所述间隙中的掩模层;以及

蚀刻所述间隙中的掩模层,由此形成掩模层中的第一组沟槽,至少一条所述沟槽在纵向方向上中断。

本发明的方法使得能够在掩模层中限定金属化层级的介电层中的导电路径或导电线的图案。图案可以形成为掩模层中的沟槽,并随后转移到介电层中。

沟槽的位置和尺寸可以通过一组掩模特征件确立。包括具有一对侧壁间隔体的芯轴的掩模特征件可以通过能够获得亚光刻特征尺寸的技术(例如,多重图案化技术)形成。

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