[发明专利]数据对齐电路和包括其的半导体器件

权利要求书

1.一种半导体器件，包括：

信息储存电路，其适用于根据命令来输出操作频率信息；以及

数据对齐电路，其适用于响应于第一对齐控制信号来储存输入数据的第一比特位组、响应于在所述第一对齐控制信号之后被激活的第二对齐控制信号来储存输入数据的第二比特位组、以及响应于所述第二对齐控制信号来重新储存所储存的第一比特位组，其中，所述重新储存是根据操作频率信息而被选择性执行的。

2.根据权利要求1所述的半导体器件，其中，操作频率信息包括写入延时或读取延时。

3.根据权利要求1所述的半导体器件，其中，所述数据对齐电路包括多个锁存单元，

其中，当操作频率信息指示高频操作时，所述多个锁存单元全部被激活，以及

其中，当操作频率信息指示低频操作时，所述多个锁存单元之中的至少一个锁存单元被去激活。

4.根据权利要求1所述的半导体器件，其中，信息储存电路包括模式寄存器组MRS。

5.根据权利要求1所述的半导体器件，还包括：

选通脉冲发生电路，其适用于产生响应于数据选通信号而在预定的时间点处被顺序激活的所述第一对齐控制信号和所述第二对齐控制信号。

6.根据权利要求1所述的半导体器件，其中，数据对齐电路包括：

第一锁存单元，其适用于响应于所述第一对齐控制信号来储存所述输入数据的第一比特位组；

第二锁存单元，其适用于响应于所述第二对齐控制信号来储存所述输入数据的第二比特位组；以及

第三锁存单元，其根据操作频率信息而被激活，并且适用于响应于所述第二对齐控制信号来重新储存所述第一锁存单元中所储存的第一比特位组。

7.根据权利要求1所述的半导体器件，

其中，第一比特位组包括输入数据的低比特位，以及

其中，第二比特位组包括输入数据的除了低比特位之外的高比特位。

8.根据权利要求5所述的半导体器件，

其中，选通脉冲发生电路对数据选通信号的频率进行分频，并且产生分别在数据选通信号的第一相位至第四相位被激活的第一内部选通信号至第四内部选通信号，以及

其中，在第一内部选通信号至第四内部选通信号全部被激活的时间点之后，选通脉冲发生电路激活第一对齐控制信号和第二对齐控制信号。

9.根据权利要求8所述的半导体器件，还包括：

预对齐电路，其适用于：通过使用第一内部选通信号至第四内部选通信号来锁存输入数据，将锁存的输入数据对齐到第一比特位组和第二比特位组中，以及将第一比特位组和第二比特位组提供给数据对齐电路。

10.根据权利要求1所述的半导体器件，还包括：

时钟缓冲器，其适用于基于命令和时钟信号来产生在预定时间点处被激活的传送控制信号。

11.根据权利要求10所述的半导体器件，其中，数据对齐电路还包括：

数据传送块，其适用于响应于传送控制信号来将由所述多个锁存单元对齐的数据传送到全局数据线。

12.一种数据对齐电路，包括：

第一锁存单元，其适用于响应于第一对齐控制信号来储存输入数据的第一比特位组；

第二锁存单元，其适用于响应于在第一对齐控制信号之后被激活的第二对齐控制信号来储存输入数据的第二比特位组；以及

第三锁存单元，其根据操作频率信息而被激活，并且适用于响应于第二对齐控制信号来重新储存第一锁存单元中所储存的第一比特位组。

13.根据权利要求12所述的数据对齐电路，其中，当操作频率信息指示高频操作时，第三锁存单元被激活，而当操作频率信息指示低频操作时，第三锁存单元被去激活并且不重新储存第一比特位组并将第一比特位组输出。