[发明专利]基于多FPGA环状通信的卷积神经网络加速装置及方法

说明书

本发明公开了一种基于多FPGA环状通信的卷积神经网络加速装置及方法。该方案由多个FPGA组成环状数据通信结构及方法构成，其中，各FPGA组成首尾相连的闭环；各FPGA映射一套完整的卷积神经网络；各FPGA之间通过PCI‑E接口进行通信；用于网络训练的数据按照接入环状结构的FPGA数目平均分配，各FPGA独立处理数据子集。所述数据环状通信方法包括三个步骤：数据迭代，数据交换和计算误差梯度下降平均值。本发明能够有效的减少通信带宽开销，同时使得训练速度得到成倍增加，为卷积神经网络硬件加速提供了一个现实可行的方案。

技术领域

发明涉及计算机硬件加速领域，具体地涉及一种基于多FPGA环状通信的卷积神经网络加速装置及方法。

背景技术

深度学习是人工智能领域的一个重要分支，在图像识别、语音识别、视频监控、自然语言处理等方面有着重要应用。从2006年Hinton提出深度学习技术，到2012年AlexNet算法在ImageNet竞赛中取得图像识别领域的突破，再到2016年和2017年AlphaGo战胜人类围棋顶级大师，深度学习技术在短短十年之间取得了惊人的飞速发展，并被广泛应用于各个领域解决以往无法解决的问题。

得益于深度学习的进步以及大数据技术的发展，作为其中的核心算法卷积神经网络(CNN)广泛被应用到图片分类、人脸识别、图像语义理解、无人驾驶等诸多应用领域。

当CNN的卷积层数不断增加时，伴随着海量的矢量计算和频繁的访存操作，传统的CPU计算平台无法满足CNN在很多应用场合下的实时性需求。因此，GPU、FPGA等新型的计算平台相继被提出。这些平台中，FPGA以其低成本、低延时(实时性)、高能效、高可靠的特点，为CNN的硬件加速提出了一种全新的尝试。

如果使用基于FPGA主从式结构的平台对CNN进行训练，即，CPU做为主控器对需要训练的数据进行分发和调度，其余的几块FPGA作为从机完成CNN的训练，就会存在多FPGA之间巨大的通信带宽开销的问题。这是因为FPGA从机之间的通信都需要经过主控的CPU。例如，一个有5亿个可训练参数的网络，每个参数占4字节(Byte)，也就是约1.9GB的数据量。假设系统上网络硬件能够支持1GB/s的带宽，系统在两块FPGA上并行训练，将会让每次迭代都变慢1.9秒。如果在10个FPGA上并行训练，将会让每次迭代都变慢17.1秒。通过上述的粗略估算，随着FPGA数量的增加，每次迭代的时间都会线性增长。即便每个迭代会花几秒钟，对于大型网络来说，会大大降低训练的效率。

发明内容

本发明要解决的技术问题在于：在实现CNN的训练过程中，一主多从的多FPGA结构通信带宽开销太大。有鉴于此，本发明提出了一种基于多FPGA环状通信的CNN加速装置，针对现有技术中的上述问题提出解决方案。

一方面，提出了一种基于多FPGA环状通信的CNN加速装置，其特征在于，所述加速装置包括多个FPGA组成的环状数据通信结构。

所述的加速装置，其特征在于，所述环状数据通信结构是各FPGA组成的首尾相连的闭环。

所述的加速装置，其特征在于，所述各FPGA之间通过PCI-E接口进行通信。

所述的加速装置，其特征在于，所述每个FPGA映射一套完整的CNN。

所述的加速装置，其特征在于，用于网络训练的数据按照接入环状结构的FPGA数目平均分配，各FPGA独立处理数据子集。

另一方面，提出了一种多FPGA环状数据通信方法，其特征在于，所述多FPGA环状数据通信方法包括三个步骤：

假定环状通信时刻各FPGA已经计算出该网络层所有神经元连接的误差梯度下降值。各FPGA中分别有一组数据，该组数据包括多个数据块，每个数据块含有一个神经元连接对应的梯度下降值，该组数据涉及该网络层所有神经元连接。