[发明专利]一种粗粒度可重构密码逻辑阵列

说明书

本申请提供了一种粗粒度可重构阵列，包括：10个可重构处理单元BPU，相邻的各BPU之间通过连接器CB进行互连，各个BPU中不与其它BPU互连的端子与CB连接；各个CB之间通过双向互连结构开关盒SB互连，以上构成外层Mesh拓扑结构。所述BPU包括：可重构处理器BP；所述BP包括：可重构密码运算元素RCE，各RCE的输入来自于输入互连网络，各RCE的运算结果通过输出互连网络输出，构成内层全互连拓扑结构。“Mesh+全互连”的双层拓扑结构不仅能够满足不同结构密码算法的映射需求，同时，能大大缩减了互连所消耗的硬件资源。

技术领域

本申请涉及密码学领域，尤其涉及一种粗粒度可重构密码逻辑阵列。

背景技术

对称密码算法作为一种重要的密码运算体制，广泛应用于信息安全领域，现有对称密码算法实现方法主要有通用处理器实现、定制ASIC设计实现、专用指令处理器实现、FPGA实现以及可重构密码逻辑阵列实现五种方式。

但对于密码运算而言，上述前四种方式均具有一定的不足：其中，通用处理器因其缺少面向对称密码处理的运算单元，执行效率不高。定制ASIC大多面向某一种或某几种算法实现，指向性过强，安全性与生存周期都大大降低。专用指令处理器设计并实现了面向对称密码算法的专用运算单元，克服了通用处理器的缺陷，在一定程度上提升了密码处理性能，但受到数据相关及半导体工艺的影响，专用指令处理器的实现方式在单核密码处理性能上，已达到瓶颈，难以满足高速安全数据传输需求。FPGA主要面向通用领域设计，同样缺乏面向对称密码算法的运算单元，同时，配置信息量过大导致其算法配置过程复杂。

可重构密码逻辑阵列能够较好地克服上述不足。然而，现有的可重构密码逻辑阵列无法兼顾密码映射能力与硬件资源开销。

发明内容

本申请提供了一种粗粒度可重构密码逻辑阵列，目的在于解决如何兼顾密码映射能力与硬件资源开销的问题。

为了实现上述目的，本申请提供了以下技术方案：

一种粗粒度可重构阵列，包括：

10个可重构处理单元BPU；

相邻的各BPU之间通过连接器CB进行互连，各个BPU中不与其它BPU互连的端子与CB连接；各个CB之间通过双向互连结构开关盒SB互连；

所述BPU包括：可重构处理器BP；

所述BP包括：可重构密码运算元素RCE，各RCE的输入来自于输入互连网络，各RCE的运算结果通过输出互连网络输出。

可选的，所述BPU还包括：

可重构S盒单元BPU_S以及可重构密钥存储单元BPU_K；

所述相邻的各BPU之间通过连接器CB进行互连包括：

各BP、BP与BPU_S之间、BP与BPU_K之间、以及BPU_S与BPU_K之间通过连接器CB进行互连。

可选的，所述BPU分布为两行，其中，第一行包括一个BPU_S和四个BP，第二行包括一个BPU_K和四个BP。

可选的，其特征在于，

任意一个BP的基本处理粒度为32比特，同一行上的BP的处理粒度为128比特；

第一行中的BPU_S通过长连线与所在行及后一行中的八个BP连接，并接收来自相邻CB的数据，用于实现S盒运算；

第二行中的BPU_K通过长连线与所在行及前一行中的八个BP连接，并接收来自相邻CB的数据，用于实现用于密钥的存储与分发。

可选的，所述BP包括：