[发明专利]一种半导体器件结构及其制备方法

说明书

本发明提供一种半导体器件结构及其制备方法，方法包括：提供一衬底；于衬底上形成栅极结构；于衬底上形成贴附于栅极结构外侧壁的间隔结构，并于衬底上形成贴附于间隔结构外侧壁的接触导电层，其中，间隔结构至少包括第一间隔层及第二间隔层，第一间隔层形成于栅极结构的外侧壁上，第二间隔层形成于第一间隔层的外表面上，第二间隔层的介电常数低于第一间隔层的介电常数，第二间隔层的宽度大于等于第一间隔层的厚度2倍。通过上述方案，本发明的半导体器件结构可以通过间隔结构的优化，降低器件结构中所衍生的寄生电容，从而改善接触导电层电阻恶化的问题，改善器件性能；本发明的半导体器件结构的制备工艺简单，兼容性强，适于大规模工业生产。

本申请是针对申请日为2017年6月30日，申请号为201710520597.6，发明名称为一种半导体器件结构及其制备方法的专利的分案申请。

技术领域

本发明属于半导体制造技术领域，特别是涉及一种半导体器件结构及其制备方法。

背景技术

金属氧化物半导体场效应晶体管(MOSFET)结构被广泛地运用于半导体集成电路(IC)的制程布局当中，其中，在MOSFET的结构中必需在栅极结构侧壁上形成一侧壁绝缘层以隔离接触导体层与栅导电层，藉以避免两导体层的短路造成器件(Device)失效。

随着动态随机存储器(DRAM)的工艺持续微缩至纳米(nano)等级后，栅极之间的间距以及栅极和接触孔之间的间距也随之缩小，这给半导体制造技术带来了许多挑战，例如层间电容增大、接触插塞和栅极结构之间的套刻困难、PMD间隙填充不均等问题。同时，由于导电层的持续微缩，导电层的电阻对于存储器的运作速度扮演越来越关键的角色，在金属氧化物半导体场效应晶体管(MOSFET)结构下，接触导电层的电阻会因侧壁绝缘层与栅导电层所衍生的寄生电容(Parasitic Capacitance)而增强，并在工艺的持续微缩下，接触导电层的电阻会越来越高，最后导致器件(Device)失效。

因此，提供一种藉以降低寄生电容来改善接触导电层的电阻恶化的问题的半导体器件结构及其制备方法实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制备方法，用于解决现有技术中接触导电层因寄生电容而导致电阻恶化的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体器件结构的制备方法，包括如下步骤：

1)提供一衬底；

2)于所述衬底上形成栅极结构；

3)于所述衬底上且毗邻所述栅极结构的外侧壁处形成间隔结构，其中，所述间隔结构至少包括第一间隔层及第二间隔层，所述第一间隔层形成于所述栅极结构的外侧壁上，所述第二间隔层形成于所述第一间隔层的外表面上，所述第二间隔层的介电常数低于所述第一间隔层的介电常数，所述间隔结构所包含的所述第二间隔层的宽度大于等于所述第一间隔层的厚度2倍；及

4)于所述衬底上且毗邻所述间隔结构的外侧壁处形成接触导电层，其中，所述接触导电层的贴附表面包含所述第一间隔层的底缘侧表面与所述第二间隔层侧向投射在所述接触导电层的侧表面，所述第二间隔层的侧表面占据所述间隔结构的侧壁面积的78％～98％。

作为本发明的一种优选方案，步骤2)中，形成所述栅极结构包括如下步骤：

2-1)于所述衬底上形成第一栅极绝缘材料层；

2-2)于所述第一栅极绝缘材料层表面形成栅极导电材料层；

2-3)于所述栅极导电材料层表面形成第二栅极绝缘材料层；及

2-4)采用光刻-刻蚀技术刻蚀步骤2-3)所得到的结构，以在所述衬底上形成由依次叠置的第一栅极绝缘层、栅极导电层以及第二栅极绝缘层构成的栅极结构。