[发明专利]存储器加载和算术加载单元（ALU）融合

说明书

根据一个总体方面，加载单元可以包括：加载电路，被配置为从存储器加载至少一个数据。所述加载单元可以包括：对齐电路，被配置为对齐所述数据以生成对齐后的数据。所述加载单元还可以包括：数学运算执行电路，被配置为将所述至少一个数据作为操作数而生成预定数学运算的结果。其中，所述加载单元被配置为，如果活动指令与所述预定数学运算相关联，则旁路所述对齐电路并将所述数据直接输入到所述数学运算执行电路。

相关申请的交叉引用

本申请要求于2017年3月14日提交的标题为“MEMORY LOAD AND A RITHMETICLOAD UNIT(ALU)FUSING”的美国临时专利申请No.62/47 1，353以及2017年6月2日提交的标题为“MEMORY LOAD AND ARITHMETI C LOAD UNIT(ALU)FUSING”的美国专利申请No.15/612，963的优先权，在先申请的内容通过引用合并于此。

技术领域

本说明书涉及计算机体系结构，并且更具体地涉及存储器加载和算术加载单元(ALU)融合体系结构。

背景技术

处理器(例如中央处理单元(CPU)或核)执行各种类型的指令。两种典型的指令类型包括存储器加载(LD)指令和算术或数学指令(例如加法(ADD)指令)。通常，为了实现高性能的处理器执行，希望保持这些指令的延迟(1ateney)较小。

加载指令或运算通常在与一级数据(L1D)高速缓存直接接口的加载/存储单元(LSU)中执行。而数学运算(例如，ADD)通常在算术逻辑单元(ALU)或其他数学执行单元(例如，浮点单元(FPU))中执行。

大多数处理器中的加载指令的延迟通常在3到5个周期之间变化。通常，这样的多周期延迟包括各种复杂运算，这些运算包括例如转换后备缓冲器(TLB)地址查找、L1D高速缓存标签索引查找、标签物理地址比较、L1D高速缓存数据读取以及数据值的对齐更新。由于数据经常从对齐到特定字节边界(例如特定字长)的数据高速缓存中读出，所以经常涉及对齐更新。然而，实际请求的存储器地址可能不发生在该预定义的字节边界处(例如，它可能发生在一个字的中途)。

因此，从高速缓存中读出的数据可能需要以某种方式进行移位以得到适当的对齐，从而满足加载指令。在对齐阶段也可以对数据进行其他操作，包括符号扩展和大端/小端操作。

同样，数学指令或运算从开始到结束可以具有其自己的延迟。例如，ADD指令通常具有单周期延迟来执行加法。

在某些体系结构中，以下情况很常见的：加载指令对寄存器值进行更新，该寄存器值稍后用作后续ADD指令的源。处理器可以执行将存储器读取操作用作源操作数的算术运算。通常，加载和数学指令的延迟是各单独指令的各单独延迟的总和。

发明内容

根据一个总体方面，加载单元可以包括：加载电路，被配置为从存储器加载至少一个数据。所述加载单元可以包括：对齐电路，被配置为对齐所述数据以生成对齐数据。所述加载单元还可以包括：数学运算执行电路，被配置为将所述至少一个数据作为操作数而生成预定数学运算的结果。其中，所述加载单元被配置为，如果活动指令与所述预定数学运算相关联，则旁路所述对齐电路并将所述数据直接输入到所述数学运算执行电路。

根据另一个总体方面，系统可以包括：数学执行单元，包括组合逻辑电路并且被配置为基于指令和至少一个数据来进行多个逻辑运算。该系统还可以包括组合式加载-存储/数学单元。该组合式加载-存储/数学单元被配置为：从存储器加载数据，并且基于活动指令，基于所述数据进行所述多个逻辑运算中的预定的一个逻辑运算。该系统可以被配置为：如果所述活动指令至少与所述多个逻辑运算中的所述预定的一个逻辑运算相关联，则分配所述指令由所述组合式加载-存储/数学单元而不是由所述数学执行单元来执行。

根据另一个总体方面，一种使用加载单元的方法可以包括：