[发明专利]时钟分频器

权利要求书

1.一种时钟分频器，其特征在于，所述时钟分频器包括控制信号产生模块和分频信号产生模块；

所述控制信号产生模块用于接收输入时钟信号和分频参数，并根据所述分频参数生成与所述输入时钟信号对应的控制信号，然后将所述控制信号发送至所述分频信号产生模块；

所述分频信号产生模块用于接收所述输入时钟信号，并根据接收的所述控制信号生成与所述输入时钟信号对应的采样时钟信号；

所述采样时钟信号对应的时钟周期的起始时钟沿跟随所述输入时钟信号对应的时钟周期的起始时钟沿同步变化；

所述控制信号产生模块还用于接收与所述输入时钟信号反相的第一时钟信号；

所述时钟分频器还包括第一非门；

所述第一非门与所述控制信号产生模块电连接，用于将所述输入时钟信号进行反相处理，获取所述第一时钟信号；

所述控制信号产生模块包括计数器和周期结束检测电路；

所述计数器用于输出计数值，并将所述计数值发送至所述周期结束检测电路；

所述周期结束检测电路用于接收所述输入时钟信号，并根据所述输入时钟信号和所述计数值，生成所述控制信号；

其中，所述控制信号包括第一控制信号和第二控制信号，且所述第一控制信号和所述第二控制信号处于同一时钟周期内；

所述计数器包括至少一个触发器单元；

所述触发器单元包括具有置位与复位功能的第一D触发器、与非门、或门和第二非门；

所述与非门的一输入端与所述或门的一输入端电连接，所述与非门的输出端与所述第一D触发器的置位端电连接；

所述或门的另一输入端与所述第二非门的输出端电连接，所述或门的输出端与所述第一D触发器的复位端电连接；

所述第一D触发器的时钟输入端与所述第一非门的输出端电连接，所述第一D触发器的输出端与所述周期结束检测电路电连接；

所述周期结束检测电路包括或非门、第三非门、第四非门、第五非门、第六非门、第二D触发器和第三D触发器；

每个所述第一D触发器的输出端分别与所述或非门的一不同的输入端电连接；

所述或非门的输出端与所述第二D触发器的输入端电连接；

所述第二D触发器的输出端分别与所述第五非门的输入端和所述第三D触发器的输入端电连接；

所述第三非门的输入端与所述第一非门的输出端电连接，所述第三非门的输出端分别与所述第二D触发器的时钟输入端和所述第四非门的输入端电连接；

所述第四非门的输出端与所述第三D触发器的时钟输入端电连接；

所述第三D触发器的输出端与所述第六非门的输入端电连接；

所述第五非门的输出端和所述第六非门的输出端均与所述分频信号产生模块电连接；

其中，所述第五非门的输出端输出所述第一控制信号，所述第六非门的输出端输出所述第二控制信号；

所述第五非门的输出端分别与所述与非门的另一输入端、所述第二非门的输入端电连接；

所述分频信号产生模块包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的栅极与所述第五非门的输出端电连接，所述第一PMOS管的源极与电源端电连接，所述第一PMOS管的漏极与所述第二PMOS管的源极电连接；

所述第二PMOS管的栅极与时钟信号输入端口电连接，所述第二PMOS管的漏极分别与所述第三PMOS管的漏极、所述第一NMOS管的漏极和所述第二NMOS管的漏极电连接；

所述第三PMOS管的栅极与所述第六非门的输出端电连接，所述第三PMOS管的源极与所述电源端电连接；

所述第三PMOS管的漏极还与时钟信号输出端口电连接；

所述第一NMOS管的栅极与所述时钟信号输入端口电连接，所述第一NMOS管的源极分别与所述第二NMOS管的源极和所述第三NMOS的漏极电连接；

所述第二NMOS管的栅极与所述第五非门的输出端电连接；

所述第三NMOS管的栅极与所述第六非门的输出端电连接，所述第三NMOS管的源极接地。