[发明专利]一种高速低功耗比较器及逐次逼近型模数转换器和电子设备

说明书

本发明公开了一种高速低功耗比较器，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR；本发明通过在下拉管添加同或门进行控制，来防止tip和tin所在通路与下拉管导通产生静态功耗，以及增加两个复位开关，使输出Dp和Dn不至于被拉低至0或者拉高至Vdd，进而是比较器快速进入锁存，以此来到达电压变化小，电容反复少，功耗低的效果，此外，还可以将该噪声抑制比较器现有的逐次逼近型模数转换器和电子设备中，实现广泛的应用价值。

技术领域

本发明涉及模拟或数模混合集成电路技术领域，特别是涉及一种高速低功耗噪声抑制动态比较器。

背景技术

近年来，对逐次逼近型模数转换器(SARADC)的研究日益增长，由于不需要运算放大器，因此，可以提供很低的功耗，并且消耗很小的面积。因为SARADC需要提供很快的工作速度和很小的内部功耗，所以，动态比较器的设计成为SARADC的重要瓶颈技术。随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，集成电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提高，同时，功耗进一步降低。传统的几种比较器结构，很难同时满足速度、功耗和低噪声等要求。

为了更详细的描述上述问题，先来分析几种传统结构比较器的工作原理和优缺点。如图1所示，结构[1]给出了一种高速动态比较器结构的原理图，当比较器进入锁存状态(latch)的初期，NMOS管M4，M5和PMOS管M7，M8共同工作加速正反馈，其中NMOS管M3的目的是通过导通，加速锁存的速度，但是在复位状态(reset)下，clk1为低电平，M10导通，因此这种结构存在静态功耗。如图1所示，结构[2]给出了一种低功耗动态比较器结构的原理图，在这种结构下，比较器在锁存状态和复位状态下都没有静态功耗，相比于结构[1]而言，更具有功耗优势。但是结构[2]中，当比较器进入锁存状态的初期，只有NMOS管M5和M6工作加速正反馈，因此，和结构[1]相比，结构[2]所示比较器的锁存速度会比较慢。从而，上述两种结构不能同时兼顾低锁存延迟(latch delay)和低功耗两种优点。此外，结构[1]和结构[2]所示动态比较器的还存在两个共同问题。

第一个问题是，当比较器处于复位状态时，结构[1]中的Bip/Bin和结构[2]中的Aip/Ain都被上拉到Vdd，当比较器从复位状态进入锁存状态时，结构[1]中的Bip/Bin会同时被下拉到锁存电压(约0.5Vdd)，然后，Bip/Bin的其中一端会被重新上拉到Vdd，另一端继续被下拉到0，需要注意到的是，这个过程中Bip/Bin的其中一端会从Vdd被下拉到0，这会导致较大的锁存延迟。当比较器从锁存状态进入复位状态时，Bip/Bin中被下拉到0的一端会被上拉到Vdd，这又会导致较大的功耗和复位延迟。结构[2]存在上述同样的问题。

第二个问题是，比较器处于锁存过程的时间越长，其对噪声的抑制效果越好，此时比较器的工作状态为低速低噪声状态；比较器处于锁存过程的时间越短，其对噪声的抑制效果越差，此时比较器的工作状态为高速高噪声状态。结构[1]和结构[2]在锁存过程中的工作电流分别由NMOS管M10和M11提供，这个电流是恒定的，因此，比较器的工作状态也是不变的，不能根据输入信号的不同，对比较器的工作状态进行调整。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高速低功耗比较器及逐次逼近型模数转换器和电子设备，用于解决现有动态比较器功耗和速度不能兼容的问题，尤其是解决动态比较器金台功耗的问题。

为实现上述目的及其他相关目的，本发明提供以下技术方案：

本发明的第一方面