[发明专利]基于高速串行通信的接口桥接电路及其方法

说明书

本发明实施例公开了一种基于高速串行通信的接口桥接电路及其方法。该接口桥接电路包括PCIE接口模块、AXI总线模块、芯片链路模块、转换模块、Serdes接口模块和控制模块，用于实现AI运算加速板卡与主机之间连接的PCIE接口到AI加速处理芯片配置的Serdes接口之间的转换。本发明实施例实现了AI加速处理芯片与上位主机之间以及级联的多个AI加速处理芯片之间的高速互联通信，提升了单个AI运算加速板卡的运算处理能力，并降低了AI加速处理芯片之间的接口复杂度。

技术领域

本发明涉及接口处理技术，特别是涉及一种基于高速串行通信的接口桥接电路及其方法。

背景技术

随着互联网和信息行业的快速发展，各种声音、图像、视频数据均呈井喷式的发展，大数据处理已经逐步取代传统的人工数据处理，而人工智能(简称AI)技术的应用使得大数据分析处理能力得到再一次飞跃。

深度学习技术引发了人工智能应用的高速发展，引领人类由信息时代进入智能时代。深度学习本质是一种机器学习技术，需要强大的硬件计算能力，来完成复杂的数据处理和运算。对于如此庞大的数据处理和运算，现有的人工智能解决方案中，采用专用的AI加速处理芯片执行深度学习运算，但是即使单个超高性能的AI加速处理芯片，其处理能力也远远达不到运算需求。为了满足大规模数据的处理需求，技术人员开始使用多个AI加速处理芯片组成计算集群来构建AI运算加速板卡，并通过高速接口(如外围组件快速互连PCIE接口)与主机CPU通信连接，从而构成深度学习服务器系统，极大地提升了深度学习的运算处理能力。

但是，对于这种由上位主机和AI运算加速板卡构成的深度学习服务器系统，如何实现AI加速处理芯片与上位主机之间以及AI加速处理芯片与另一AI加速处理芯片之间的高速互联通信是决定其运算处理能力的关键瓶颈。

发明内容

为了解决上述问题，根据本发明的一个方面，提出一种基于高速串行通信的接口桥接电路，该接口桥接电路包括：

PCIE接口模块，用于接收主机CPU发送的数据，并将所述数据转换为并行数据；

AXI总线模块，用于将所述并行数据中的待运算数据分发给芯片链路模块，将所述并行数据中的控制命令分发给控制模块；

芯片链路模块，用于对所述待运算数据进行存取；

转换模块，用于将芯片链路模块存取的并行待运算数据转换为串行数据；

Serdes接口模块，用于将转换后的所述串行数据发送给AI加速处理芯片进行处理；

控制模块，用于接收所述AXI总线模块分发的控制命令，根据所述控制命令对AI加速处理芯片进行控制、调度。

在一些实施方式中，所述Serdes接口模块还用于接收AI加速处理芯片返回的运算结果数据。

在一些实施方式中，所述转换模块还用于将所述AI加速处理芯片返回的运算结果数据转换为并行数据。

在一些实施方式中，所述芯片链路模块还用于对所述AI加速处理芯片返回的运算结果数据进行存取。

在一些实施方式中，所述AXI总线模块还用于向所述PCIE接口模块传输所述AI加速处理芯片返回的运算结果数据。

在一些实施方式中，所述PCIE接口模块还用于将所述AI加速处理芯片返回的运算结果数据传输给主机。

在一些实施方式中，所述控制模块包括AXI转APB桥接模块和控制端口；所述AXI转APB桥接模块用于对接收自AXI总线模块的所述控制命令进行逻辑转换，转换为APB外围总线协议格式，并发送给所述控制端口；所述控制端口用于对AI加速处理芯片进行控制、调度。

在一些实施方式中，所述控制端口包括I2C控制端口和PWM控制端口。