[发明专利]管芯堆叠结构及其制作方法

说明书

提供一种管芯堆叠结构，所述管芯堆叠结构包括第一管芯、第二管芯、第一接合结构以及第二接合结构。所述第一接合结构设置在所述第一管芯的背面上。所述第二接合结构设置在所述第二管芯的正面上。所述第一管芯及所述第二管芯通过所述第一接合结构及所述第二接合结构接合在一起，且与所述第二接合结构进行接合的所述第一接合结构的表面的可接合拓扑变化小于1μm/1mm范围。还提供一种制作管芯堆叠结构的方法。

技术领域

本发明实施例涉及一种管芯堆叠结构及其制作方法。

背景技术

近年来，由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体行业已经历了快速成长。集成密度的此种改进来自于最小特征大小(minimum feature size)的一再减小，以允许更多的较小的组件能够集成在一定的面积中。

与先前的封装体相比，这些较小的电子组件也需要利用较小面积的较小的封装体。半导体封装体的示例性类型包括四面扁平封装(quad flat package，QFP)、针栅数组(pin grid array，PGA)、球栅数组(ball grid array，BGA)、倒装芯片(flip chip，FC)、三维集成电路(three dimensional integrated circuit，3DIC)、晶圆级封装体(waferlevel package，WLP)及叠层封装体(package on package，PoP)装置。一些三维集成电路是通过将芯片(chip)放置在半导体晶圆级上的芯片上方制备而成。由于堆叠芯片之间的内连线的长度减小，因此三维集成电路提供更高的集成密度及其他优点，例如更快的速度及更高的带宽。然而，对于三维集成电路技术来说仍存在很多待处理的挑战。

发明内容

本发明实施例提供一种管芯堆叠结构，所述管芯堆叠结构包括第一管芯、第二管芯、第一接合结构以及第二接合结构。所述第一接合结构设置在所述第一管芯的背面上。所述第二接合结构设置在所述第二管芯的正面上。所述第一管芯及所述第二管芯通过所述第一接合结构及所述第二接合结构接合在一起，且与所述第二接合结构进行接合的所述第一接合结构的表面的可接合拓扑变化小于1μm/1mm范围。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A到图1G是根据第一实施例的一种形成管芯堆叠结构的方法的剖视图。

图2A到图2I是根据第二实施例的一种形成管芯堆叠结构的方法的剖视图。

图3A到图3H是根据第三实施例的一种形成管芯堆叠结构的方法的剖视图。

图4A到图4I是根据第四实施例的一种形成管芯堆叠结构的方法的剖视图。

图5是根据第五实施例的管芯堆叠结构的剖视图。

图6是根据一个实施例的封装体的剖视图。

图7是根据第六实施例的管芯堆叠结构的剖视图。

具体实施方式

以下揭露内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本揭露为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第二特征上方或在第二特征上形成第一特征可包括第一特征与第二特征形成为直接接触的实施例，且也可包括第一特征与第二特征之间可形成有额外特征，使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复使用参考编号及/或字母。参考编号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例及/或配置本身之间的关系。