[发明专利]集成电路元件及其制造方法

说明书

本发明公开了一种集成电路元件及其制造方法，集成电路包括多层叠层以及多个层状导体。多个层状导体在多层叠层中延伸并进入多层叠层下方的导体层中。层状导体具有底部导体层、中间导电衬层以及顶部导体层。底部导体层与基底中的导电层欧姆电性接触。中间导电衬层在底部导体层上方并且衬在对应沟道的部分侧壁上。顶部导体层在中间导电衬层上。

技术领域

本技术涉及包含具有沟道导体的高密度存储元件的集成电路元件。本申请是2017年3月17日提交的美国专利申请第15/462,201号的部分延续申请案，其并入本案参考，如同在此完全阐述。

背景技术

叠层多阶存储单元可实现更大的储存电容量，研究人员开发了诸如位可变成本(Bit Cost Scalable，BiCS)存储器、太比特单元阵列晶体管(Terabit Cell ArrayTransistor，TCAT)和垂直与非(V-NAND)等各种结构。对于这类的结构以及其他叠层(包含以绝缘(或被动层)分隔有源层)的复杂结构，通常需要形成连接叠层的深层与上层的导体，或用于连接到外围电路的叠层上的图案化金属层。当这些导体需要低电阻或高电流电容量时，可以透过填充切穿叠层的细长沟道来形成，而不是在圆柱体状或大致圆柱体状的介层窗中形成柱体状的层间导体来形成。

然而，这些导体填充沟道的形成可能是困难的。在层叠层中形成高高宽比的沟道，必须再于沟道中填充导体。填充深沟道会对叠层结构造成应力。当沟道深度达到且超过1微米，高宽比为10或大于10时，应力可能导致沟道和沟道附近的元件发生形变。当形成这些多个平行导体时，可能会是特别有问题的。

随着密度储存量的增加，结构需要更多阶的存储单元，并且在制造过程中必须形成更深的高高宽比的沟道。沟道以及沟道之间的元件形变可能会对叠层中的导线连接到后段(BEOL)配线造成挑战。

图1的示出三维(3D)NAND非易失性存储元件的立体图。基底100上具有导电层(例如有源层111、113、115、117)和绝缘层(例如被动层110、112、116、118)交替的叠层，且在叠层中具有多个存储器柱体(例如130-137)。如图1所示，所示的沟道导体(导线)120、121、122和123由于膜沉积引起的拉伸/压缩应力和由于温度变化引起的热膨胀等等工艺应力而形变，例如晶圆的弯曲/翘曲。该图显示，这种形变可能会导致柱体和导线的位置发生改改变。位置的改变可能导致上层结构的对准问题，并导致与后端线(BEOL)配线的错误连接和/或造成后端线(BEOL)配线的错误对准。

其他包含二维或三维电路结构的集成电路可能包括受弯曲和翘曲的沟道导体。

当沟道导体是形成在高宽比为10以上且深度为1微米以上的沟道之中时更可能发生这些问题。

在多个高高宽比沟道中形成形变减小的多沟道导体是业界所期望的。其可提高BEOL配线和其他结构的对准容忍度，并提高集成电路的可靠度和密度。

发明内容

鉴于此，本技术涉及制作细长的导体填充沟道(即沟道导体)及其结构，从而减少所形成的元件的应力所引起的形变。

因此，在一方面，本文描述的集成电路包括电路结构，该电路结构可以包括在基底上的有源层和被动层的多层叠层；电路结构中有多个细长沟道，多个细长沟道延伸穿过电路结构至多层叠层下方的基底，并具有侧壁；以及多个层状沟道导体填充于多个细长沟道中的多个对应的细长沟道。在实施例中，层间沟道导体包括与基底电性接触的底部导体层、在底部导体层上的顶部导体层以及在顶部导体层与部分的对应沟道侧壁之间的中间介电质或导电层。