[发明专利]动态随机存取存储器及其操作方法

说明书

本公开提供一种动态随机存取存储器(DRAM)及其操作方法。该DRAM包括一存储器阵列及一控制元件。存储器阵列包括一更新单元。更新单元包括一第一存储胞及一第二存储胞。第一存储胞被配置以存储一数据，并具有一经程序化电压电平。第二存储胞被配置以具有一测试电压电平，其中第二存储胞与该第一存储胞受控于存储器阵列的同一列。控制元件被配置以当测试电压电平低于一临界电压电平时，提高经程序化电压电平与一标准电压电平之间的一电压差，标准电压电平用于判断位元逻辑，其中临界电压电平高于标准电压电平。

技术领域

本公开主张2017年10月12日申请的美国正式申请案第15/782,271号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开提供一种动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法，特别涉及DRAM的程序化操作及感测操作。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)是一种随机存取存储器的形态。该种形态的随机存取存储器将每个位元的数据存储在单独的电容器中。最简单的DRAM单元包括单个N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管和单个电容器。如果电荷存储在电容器中，则根据所使用的惯例，该单元被称为存储逻辑高。如果不存在电荷，则称该单元存储逻辑低。由于电容器中的电荷随时间消耗，因此DRAM系统需要额外的更新电路来周期性地更新存储在电容器中的电荷。由于电容器只能存储非常有限的电荷量，为了快速区分逻辑1和逻辑0之间的差异，通常每个位元使用两个位元线(bit line，BL)，其中位元线对中的第一位被称为位线真(bit line true，BLT)，另一个是位元线补数(bit line complement，BLC)。单个NMOS晶体管的栅极由字元线(word line，WL)控制。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种动态随机存取存储器(DRAM)。该DRAM包括一存储器阵列及一控制元件。该存储器阵列包括一更新单元。该更新单元包括一第一存储胞及一第二存储胞。该第一存储胞被配置以存储一数据，并具有一经程序化电压电平，其中该经程序化电压电平通过该第一存储胞被程序化而得。该第二存储胞被配置以具有一测试电压电平，其中该测试电压电平通过与该第一存储胞一同被程序化而得，其中该第二存储胞与该第一存储胞受控于该存储器阵列的同一列。该控制元件被配置以当该测试电压电平低于一临界电压电平时，提高该经程序化电压电平与一标准电压电平之间的一电压差，该标准电压电平用于判断位元逻辑，其中该临界电压电平高于该标准电压电平。

在一些实施例中，在增加该电压差后，该控制元件降低该更新单元的一更新率。

在一些实施例中，该测试电压电平的一下降的一程度正相关(positivecorrelation)于该标准电压电平的一下降的一程度。

在一些实施例中，该测试电压电平的一下降的一程度正相关于用于程序化该第一存储胞及该第二存储胞的一程序化电压的一增加的一程度。

在一些实施例中，该DRAM还包括一观察元件，被配置以监测该测试电压电平的一下降，其中该测试电压电平的该下降为该第二存储胞衰退所形成的。

在一些实施例中，当该测试电压电平低于该临界电压电平时，该控制元件被配置以降低该标准电压电平。

在一些实施例中，该临界电压电平是一第一临界电压电平，其中当该测试电压电平低于该第一临界电压电平但仍高于一第二临界电压电平时，该控制元件被配置以降低该标准电压电平至一第一下降电压电平。