[发明专利]一种集成电路器件及其形成方法

说明书

本发明实施例公开了互连结构和用于形成互连结构的相应技术。示例性方法包括在介电层中形成接触开口。接触开口具有由介电层限定的侧壁和由导电部件限定的底部。对接触开口的侧壁(在一些实施方式中，以及底部)实施ALD类含氮等离子体预处理工艺。实施ALD工艺以在接触开口的侧壁和底部上方形成含钛和氮阻挡层。之后，在含钛和氮阻挡层上方形成含钴体层。ALD类含氮等离子体预处理工艺的循环包括含氮等离子体脉冲阶段和净化阶段。ALD工艺的循环包括含钛脉冲阶段、第一净化阶段、含氮等离子体脉冲阶段和第二净化阶段。本发明实施例涉及一种集成电路器件及其形成方法。

技术领域

本发明实施例涉及一种集成电路器件及其形成方法。

背景技术

集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都比上一代IC具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。

这种按比例缩小已经增加了处理和制造IC的复杂性，为了实现这些进步，需要IC处理和制造中的类似发展。例如，随着IC技术扩展到亚20纳米技术节点，基于钴的互连结构已被实施以用于提高性能。与传统的基于铜的互连结构相比，基于钴的互连结构显示出更好的薄层电阻和/或电迁移(EM)性能。虽然现有的基于钴的互连结构对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

发明内容

根据本发明的一些实施例，提供了一种形成集成电路器件的方法，包括：在介电层中形成接触开口，其中，所述接触开口具有由所述介电层限定的侧壁和由导电部件限定的底部；所述对接触开口的侧壁实施ALD类含氮等离子体预处理工艺；实施ALD工艺以在所述接触开口的侧壁和底部上方形成含钛和氮阻挡层；以及在所述含钛和氮阻挡层上方形成含钴体层，其中，所述含钛和氮阻挡层和所述含钴体层填充所述接触开口。

根据本发明的另一些实施例，还提供了一种形成集成电路器件的方法，包括：在介电层中形成接触开口；实施第一含氮等离子体脉冲和第一净化的第一循环至少一次，从而氮化限定所述接触开口的所述介电层的表面；实施含钛脉冲、第二净化、第二含氮等离子体脉冲和第三净化的第二循环至少一次，从而在限定所述接触开口的所述介电层的氮化表面上形成氮化钛层；以及在所述氮化钛层上形成钴层。

根据本发明的又一些实施例，还提供了一种集成电路器件，包括：导电部件；介电层，设置在所述导电部件上方；以及接触件，设置在所述介电层中，其中，所述接触件与所述导电部件物理连接；并且其中，所述接触件包括：含钛和氮阻挡层，设置在所述介电层的氮化表面和所述导电部件的表面上，以及含钴体层，设置在所述含钛和氮阻挡层上。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1H是根据本发明的各个方面的与形成互连结构相关的处于各个制造阶段的部分或全部的集成电路器件的示意截面图。

图2是根据本发明的各个方面的可以在图1D中实施的ALD类氮等离子体预处理工艺的流程图。

图3是根据本发明的各个方面的可以在图1E中实施的ALD工艺的流程图。

图4是根据本发明的各个方面的可以在图1A至图1H中实施的用于制造接触件的方法的流程图。

具体实施方式

本发明通常涉及集成电路器件，并且更具体地，涉及用于集成电路器件的互连结构。