[发明专利]一种基于FPGA的可配置并行快速卷积核的结构

说明书

本发明公开了一种基于FPGA的可配置并行快速卷积核的结构。该快速卷积核在硬件结构上主要由序号寄存器、数据宽度寄存器、地址宽度寄存器、锁存宽度寄存器、突发长度寄存器这五个寄存器和两列缓存器、一个乘法器、一个加法器、一个锁存器构成。该快速卷积核可依据所选FPGA的硬件资源，由Verilog程序灵活配置上述五个寄存器，实现快速例化，多核协同进行并行卷积运算，以达到对大量的卷积运算进行硬件加速的目的。

【技术领域】

本发明属于高速数字信号处理领域，充分利用FPGA硬件资源丰富和并行运算的特点，设计可参数化配置、多核协同并行计算的快速卷积核，对两路离散的数字信号进行快速卷积运算，以提高卷积运算的速度和效率。

【背景技术】

在图像处理、数字滤波、时域频域变换和空间定位等实际应用中，卷积运算是常用且十分重要的数字信号处理方法。

当面向高速信号或对信号处理有实时性的要求时，目前常用的软件卷积算法的速度和效率较低，不足以满足对高速信号处理实时性的要求。而采用FPGA配置并行快速卷积核，对数据进行多核协同并行卷积运算，可大大提高运算速度，从而实现对高速信号处理实时性的要求。

【发明内容】

本发明公开了一种基于FPGA的可配置并行快速卷积核的结构，该快速卷积核在硬件结构上主要由序号寄存器、数据宽度寄存器、地址宽度寄存器、锁存宽度寄存器、突发长度寄存器和两列缓存器、一个乘法器、一个加法器、一个锁存器构成。

外部控制逻辑通过配置序号寄存器，赋予每一个快速卷积核以特定的顺序，当两列原始序列输入时，每一个快速卷积核便可根据自己被分配的序号，找出自己需要卷积的有用的数据存入核内两列缓存器中，并根据外部使能信号进行乘法运算和加法运算，并将结果暂时存入锁存器中。

数据宽度寄存器和地址宽度寄存器分别为快速卷积核描述了需要卷积的数据的宽度和深度。在例化时，每一个快速卷积核都可根据这两个寄存器，灵活配置乘法器和加法器的输入、输出位宽和数据总线宽度。

锁存宽度寄存器用来配置锁存器的位宽，也就是锁存器的容量。该寄存器是在用户对卷积运算进行全局设计时就配置好的，其值等于卷积运算所有可能的结果的最大值的位宽。合理得配置该寄存器，可保证数据在卷积运算过程中不产生溢出，从而保证卷积运算的准确性。

突发长度寄存器告诉每一个快速卷积核一共有多少个快速卷积核一起协同参与运算，并为所有的快速卷积核内部的寄存器提供了一个统一的终点，以便可以同时输出卷积结果。另外突发长度寄存器连同序号寄存器一起决定了每一个快速卷积核内的两列缓存器的深度。

【本发明的优点和积极效果】

本发明在实现上具有极强的封装性和程式化，只须根据需求改动顶层模块的五个参数寄存器便可得到合适的快速卷积核，移植方便，例化简单，运算效率高。本发明未使用任何公司的IP核，普适多种FPGA平台，且可根据需求和所选FPGA的型号进行灵活配置。用户根据需求所配置的快速卷积核，可进行多核协同并行卷积运算，配置了n个快速卷积核，就可将卷积运算速度提高n倍。

【附图说明】

图1是序号为0的可配置并行快速卷积核；

图2是序号为127的可配置并行快速卷积核；

图3是序号为254的可配置并行快速卷积核；

图4是序号为255的可配置并行快速卷积核。

【具体实施方式】

为了更清楚地说明本发明的实施方案，下面结合后文附图，对本发明做进一步的说明。

当用户需要将卷积运算的速度提高256倍时，就应例化256个可配置并行快速卷积核，每个核的序号寄存器赋值从0开始一直到255，此时突发长度寄存器设置为256。由于数目过多，仅列出几个关键位置的已配置的并行快速卷积核的硬件结构：如图1所示为序号为0的快速卷积核，如图2所示为序号为127的快速卷积核，如图3所示为序号为254的快速卷积核，如图4所示为序号为255的快速卷积核。当需要卷积的两个序列宽度为12bit，深度为8192字节时，就将数据宽度寄存器设为12，地址宽度寄存器设为13，锁存宽度寄存器设为35。以此方式配置完成后，这256个快速卷积核便可协同进行并行卷积运算，与软件卷积算法相比，相同时间内每一次运算可同时得到256个卷积结果，将卷积运算效率提高了256倍。