[发明专利]包括相异存储器单元的混合DRAM阵列

说明书

一种混合存储器包括：多个片区，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行；一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；字线驱动器，其被构造为接收输入数据；读出放大器，被构造为输出输出数据；写入位线，其耦接到所述第一行和所述第二行；读取位线，其耦接到所述第一行和所述第二行；字线，其耦接到所述多个行中的每一行；以及位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线。

相关申请的交叉引用

本申请要求于2017年3月31日提交的美国临时专利申请序列No.62/480,097的权益和优先权，其公开内容通过引用方式整体并入本文。

技术领域

本公开整体上涉及动态随机存取存储器(DRAM)阵列，并且更具体地说，涉及包括相异存储器单元的混合DRAM阵列。

背景技术

近几十年来，为了提高动态随机存取存储器(DRAM)的性能，非常地重视增加DRAM的密度和带宽，但DRAM的延迟并没有大的改进。

包括单个晶体管和单个电容器(本文称为1T1C)的DRAM单元结构是在1968年引入的。1T1C单元结构占据了当今大部分的片外DRAM。1T1C单元结构具有高密度，但需要破坏性的读取操作来执行回写以恢复单元电荷，从而增加了访问1T1C单元的延迟。

包括三个晶体管和单个电容器的DRAM单元结构(本文被称为3T1C)是在1970年引入的。3T1C单元结构占据了在当今嵌入式DRAM(eDRAM)中普遍使用的许多变型。3T1C单元结构具有低密度，但不需要回写。与1T1C单元结构相比，不需要回写的非破坏性读取操作允许更快的读取访问时间并节省大约7ns或15％的行周期时间(tRC)。

基于DRAM阵列的类型，存储器控制器使用不同的定时来控制对DRAM阵列的访问。不同类型的DRAM阵列可以用于不同的应用。例如，需要高密度的应用可以利用1T1C单元结构，而需要快速性能的应用可以使用3T1C存储单元。在单个DRAM阵列中集成相异类型的DRAM单元可以提供所需的密度，同时满足应用的性能要求。

发明内容

根据一个实施例，一种混合存储器包括：多个片区(tile)，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行；一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；字线驱动器，其被构造为接收输入数据；读出放大器，被构造为输出输出数据；写入位线，其耦接到所述第一行和所述第二行；读取位线，其耦接到所述第一行和所述第二行；字线，其耦接到所述多个行中的每一行；以及位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线。从所述字线驱动器到所述写入位线建立写入数据路径，并且由所述字线驱动器驱动的输入数据被写入到基于所述字线从所述多个行中选择的行。从所述写入位线或所述读取位线到所述位线建立读取数据路径，并且从基于所述字线从所述多个行中选择的行来读取输出数据。

根据另一个实施例，一种操作混合存储器的方法包括：建立从所述字线驱动器到所述写入位线的写入数据路径；使用所述字线在所述多个行中对行进行选择；使用所述字线驱动器来驱动输入数据，以将输入数据写入所选择的行；建立从所述写入位线或所述读取位线到所述位线的读取数据路径；使用所述字线在所述多个行中对行进行选择；以及使用所述读出放大器来读取输出数据，以从所选择的行来读取输出数据。

现将参照附图来更具体地描述并在权利要求书中指出上述的和其他的优选特征，包括事件的实现以及组合的各种新颖的细节。将理解的是，本文描述的特定系统和方法仅以说明的方式而不是作为限制来示出。如本领域技术人员将理解的，在不脱离本公开的范围的情况下，可以在各种以及多个实施例中采用本文所描述的原理和特征。

附图说明